F Tile Serial Lite IV Intel FPGA IP kasutusjuhend

Sisu peita

1 F Tile Serial Lite IV Intel FPGA IP

2 Dokumendid / Ressursid

2.1 Viited

3 Seotud postitused

F Tile Serial Lite IV Intel FPGA IP

View Fullscreen

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend
Värskendatud Intel® Quartus® Prime Design Suite'i jaoks: 22.1 IP versioon: 5.0.0

Veebiversioon Saada tagasisidet

UG-20324

ID: 683074 Versioon: 2022.04.28

Sisu
Sisu
1. Teave F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhendi kohta…………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview……………………………………………………………. 6 2.1. Väljalaske teave……………………………………………………………………………………..7 2.2. Toetatud funktsioonid…………………………………………………………………………………….. 7 2.3. IP-versiooni toe tase………………………………………………………………………………..8 2.4. Seadme kiirusastme tugi…………………………………………………………………………..8 2.5. Ressursikasutus ja latentsus……………………………………………………………………9 2.6. Ribalaiuse tõhusus…………………………………………………………………………………. 9
3. Alustamine………………………………………………………………………………………………. 11 3.1. Inteli FPGA IP-tuumade installimine ja litsentsimine…………………………………………………… 11 3.1.1. Inteli FPGA IP hindamisrežiim…………………………………………………………. 11 3.2. IP parameetrite ja valikute määramine………………………………………………………… 14 3.3. Loodud File Struktuur……………………………………………………………………………… 14 3.4. Inteli FPGA IP-tuumade simuleerimine…………………………………………………………………… 16 3.4.1. Projekti simuleerimine ja kontrollimine………………………………………………………………………………………………………………………………………………………………………………………………………………………………….. 17 3.5. IP-südamike sünteesimine teistes EDA tööriistades………………………………………………………. 17 3.6. Täiskavandi koostamine……………………………………………………………………………..18
4. Funktsioonide kirjeldus…………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………………. TX andmetee……………………………………………………………………………………………..19 4.1. TX MAC-adapter…………………………………………………………………………….. 20 4.1.1. Juhtsõna (CW) sisestamine……………………………………………………………… 21 4.1.2. TX CRC……………………………………………………………………………………………23 4.1.3. TX MII kodeerija……………………………………………………………………………….28 4.1.4. TX PCS ja PMA………………………………………………………………………….. 29 4.1.5. RX andmetee ……………………………………………………………………………………………. 30 4.2. RX PCS ja PMA………………………………………………………………………….. 30 4.2.1. RX MII dekooder……………………………………………………………………………… 31 4.2.2. RX CRC……………………………………………………………………………………….. 31 4.2.3. RX Deskew……………………………………………………………………………………….31 4.2.4. RX CW eemaldamine……………………………………………………………………………32 4.2.5. F-Tile Serial Lite IV Inteli FPGA IP-kella arhitektuur……………………………………………. 35 4.3. Lähtestamine ja lingi lähtestamine………………………………………………………………………..36 4.4. TX lähtestamine ja lähtestamise järjekord…………………………………………………. 37 4.4.1. RX-i lähtestamine ja lähtestamise jada…………………………………………………. 38 4.4.2. Ühenduskiiruse ja ribalaiuse efektiivsuse arvutamine…………………………………………………….. 39
5. Parameetrid……………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP-liidese signaalid……………………………………………….. 44 6.1. Kellasignaalid……………………………………………………………………………………………….44 6.2. Signaalide lähtestamine…………………………………………………………………………………………… 44 6.3. MAC signaalid…………………………………………………………………………………………….. 45 6.4. Transiiveri ümberkonfigureerimise signaalid………………………………………………………………… 48 6.5. PMA signaalid…………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 2

Saada tagasisidet

Sisu
7. Projekteerimine F-Tile Serial Lite IV Intel FPGA IP-ga…………………………………………………… 51 7.1. Lähtestamise juhised………………………………………………………………………………………….. 51 7.2. Vigade käsitlemise juhised………………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP kasutusjuhend Arhiivid……………………………………………. 52 9. F-Tile Serial Lite IV Intel FPGA IP kasutusjuhendi dokumendi läbivaatamise ajalugu………53

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 3

683074 | 2022.04.28 Saada tagasisidet

1. Teave F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhendi kohta

See dokument kirjeldab IP-funktsioone, arhitektuuri kirjeldust, genereerimise samme ja juhiseid F-Tile Serial Lite IV Intel® FPGA IP kujundamiseks, kasutades F-tile transiivereid Intel AgilexTM seadmetes.

Mõeldud publik

See dokument on mõeldud järgmistele kasutajatele:
· Projekteerimisarhitektid teevad IP-valiku süsteemitasandi projekteerimise planeerimise etapis
· Riistvaradisainerid IP integreerimisel oma süsteemitasandi kujundusse
· Valideerimisinsenerid süsteemitaseme simulatsiooni ja riistvara valideerimise etapis

Seotud dokumendid

Järgmises tabelis on loetletud muud viitedokumendid, mis on seotud F-Tile Serial Lite IV Intel FPGA IP-ga.

Tabel 1.

Seotud dokumendid

Viide

F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend

Intel Agilexi seadme andmeleht

Kirjeldus
See dokument sisaldab F-Tile Serial Lite IV Intel FPGA IP disaini genereerimist, kasutusjuhiseid ja funktsionaalsuse kirjeldust.amples Intel Agilexi seadmetes.
Selles dokumendis kirjeldatakse Intel Agilexi seadmete elektrilisi omadusi, lülitusomadusi, konfiguratsioonispetsifikatsioone ja ajastust.

Tabel 2.
CW RS-FEC PMA TX RX PAM4 NRZ

Akronüümid ja sõnastik Akronüümide loend
Akronüüm

Laienduse juhtsõna Reed-Solomon edasisuunas veaparandus Füüsiline andmekandja kinnitus Saatja vastuvõtja impulss-Ampliitude Modulatsioon 4-tasemeline Nullile tagasipöördumatu

jätkus…

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

ISO 9001:2015 registreeritud

1. Teave F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 683074 | 2022.04.28

PCS MII XGMII

Akronüüm

Laiendus, füüsilise kodeerimise alamkihi meediumisõltumatu liides 10 gigabitine meediumisõltumatu liides

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 5

683074 | 2022.04.28 Saada tagasisidet

2. F-Tile Serial Lite IV Intel FPGA IP Overview

Joonis 1.

F-Tile Serial Lite IV Intel FPGA IP sobib suure ribalaiusega andmesideks kiipide vahel, plaadilt plaadile ja tagaplaadi rakendustele.

F-Tile Serial Lite IV Intel FPGA IP sisaldab meedia juurdepääsu juhtimist (MAC), füüsilise kodeerimise alamkihti (PCS) ja füüsilise meediumimanuse (PMA) plokke. IP toetab andmeedastuskiirust kuni 56 Gbps sõiduraja kohta maksimaalselt nelja PAM4 rajaga või 28 Gbps sõiduraja kohta maksimaalselt 16 NRZ rajaga. See IP pakub suurt ribalaiust, madalaid kaadreid, madalat sisend-/väljundite arvu ja toetab suurt mastaapsust nii radade arvu kui ka kiiruse osas. Seda IP-aadressi on F-tile transiiveri Etherneti PCS-režiimiga ka laia andmeedastuskiiruse toel lihtne ümber konfigureerida.

See IP toetab kahte edastusrežiimi:
· Põhirežiim – see on puhas voogedastusrežiim, kus ribalaiuse suurendamiseks saadetakse andmeid ilma paketi alguse, tühja tsükli ja paketi lõputa. IP võtab esimesed kehtivad andmed sarivõtte algusena.
· Täisrežiim – see on paketiedastusrežiim. Selles režiimis saadab IP eraldajatena paketi alguses ja lõpus sünkroonimistsükli.

F-Tile Serial Lite IV kõrgetasemeline plokkskeem

Avalon voogedastusliides TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n rada bitti (NRZ-režiim) / 2*n-raja bitti (PAM4-režiim)

TX MAC

Adapter INSERT

MII ENCODE

Kohandatud PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n Rajabitid (PAM4 režiim) / n Rajabitid (NRZ-režiim)
TX jadaliides

Avalon Streaming Interface RX
64*n rada bitti (NRZ-režiim) / 2*n-raja bitti (PAM4-režiim)

RX PCS

CW RMV

DESKEW

MII

& JOONDA DEKOOD

RX MII

EMIB

DEKOODE PLOKKI SYNC & FEC DESCRAMBLER

RX PMA

CSR

2n rajabitti (PAM4 režiim) / n rajabitti (NRZ režiim) RX jadaliides
Avalon Memory-Mapped Interface Register Config

Legend

Pehme loogika

Karm loogika

ISO 9001:2015 registreeritud

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Saate luua F-Tile Serial Lite IV Intel FPGA IP-disaini ntampIP-funktsioonide kohta lisateabe saamiseks. Vaadake jaotist F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend.
Seotud teave · Funktsionaalne kirjeldus lk 19 · F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend

2.1. Väljalaske teave

Inteli FPGA IP-versioonid vastavad Intel Quartus® Prime Design Suite'i tarkvaraversioonidele kuni versioonini 19.1. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 on Intel FPGA IP-l uus versiooniskeem.

Inteli FPGA IP-versiooni (XYZ) number võib muutuda iga Intel Quartus Prime'i tarkvaraversiooniga. Muudatus:

· X tähistab uurimisperioodi olulist läbivaatamist. Kui värskendate tarkvara Intel Quartus Prime, peate IP uuesti looma.
· Y näitab, et IP sisaldab uusi funktsioone. Nende uute funktsioonide lisamiseks genereerige oma IP uuesti.
· Z näitab, et IP sisaldab väiksemaid muudatusi. Nende muudatuste kaasamiseks genereerige oma IP uuesti.

Tabel 3.

F-Tile Serial Lite IV Inteli FPGA IP väljalaske teave

Kauba IP-versioon Intel Quartus Prime'i versiooni väljalaskekuupäev Tellimiskood

5.0.0 22.1 2022.04.28 IP-SLITE4F

Kirjeldus

2.2. Toetatud funktsioonid
Järgmises tabelis on loetletud F-Tile Serial Lite IV Intel FPGA IP-s saadaolevad funktsioonid.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Tabel 4.

F-Tile Serial Lite IV Inteli FPGA IP-funktsioonid

Funktsioon

Kirjeldus

Andmeedastus

· PAM4 režiimi jaoks:
- FHT toetab ainult 56.1, 58 ja 116 Gbps ühe raja kohta, maksimaalselt 4 rada.
— FGT toetab kiirust kuni 58 Gbps sõiduraja kohta, maksimaalselt 12 rada.
Lisateavet PAM18 režiimi toetatud transiiveri andmeedastuskiiruste kohta leiate tabelist 42 leheküljel 4.
· NRZ-režiimi jaoks:
— FHT toetab ainult 28.05 ja 58 Gbps sõiduraja kohta, maksimaalselt 4 rada.
— FGT toetab kiirust kuni 28.05 Gbps sõiduraja kohta, maksimaalselt 16 rada.
Lisateavet NRZ-režiimi toetatud transiiveri andmeedastuskiiruste kohta leiate tabelist 18 leheküljel 42.
· Toetab pidevat voogedastust (Basic) või pakettrežiimi (täielik).
· Toetab madalaid kaadripakette.
· Toetab baitide detailsuse edastamist iga sarivõtte suuruse jaoks.
· Toetab kasutaja algatatud või automaatset sõiduradade joondust.
· Toetab programmeeritavat joondusperioodi.

PCS

· Kasutab kõva IP-loogikat, mis liidestub Intel Agilex F-tile transiiveritega pehme loogika ressursside vähendamiseks.
· Toetab PAM4 modulatsioonirežiimi 100GBASE-KP4 spetsifikatsiooni jaoks. RS-FEC on selles modulatsioonirežiimis alati lubatud.
· Toetab NRZ-d valikulise RS-FEC modulatsioonirežiimiga.
· Toetab 64b/66b kodeeringu dekodeerimist.

Vigade tuvastamine ja käsitlemine

· Toetab CRC tõrkekontrolli TX ja RX andmeteedel. · Toetab RX-lingi vigade kontrollimist. · Toetab RX PCS-i veatuvastust.

Liidesed

· Toetab ainult täisduplekspakettide edastamist sõltumatute linkidega.
· Kasutab punkt-punkti ühendust mitme madala edastuslatentsiga FPGA-seadmega.
· Toetab kasutaja määratud käske.

2.3. IP-versiooni toe tase

Intel Quartus Prime tarkvara ja Intel FPGA seadme tugi F-Tile Serial Lite IV Intel FPGA IP jaoks on järgmine:

Tabel 5.

IP-versioon ja tugitase

Intel Quartus Prime 22.1

Seade Intel Agilex F-tile transiiverid

IP-versiooni simulatsiooni kompileerimise riistvara disain

5.0.0

2.4. Seadme kiirusastme tugi
F-Tile Serial Lite IV Intel FPGA IP toetab Intel Agilexi F-tile seadmete jaoks järgmisi kiirusastmeid: · Transiiveri kiirusaste: -1, -2 ja -3 · Tuumkiiruse klass: -1, -2 ja - 3

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 8

Saada tagasisidet

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Seotud teave
Intel Agilexi seadme andmeleht Lisateave Intel Agilexi F-tile transiiverite toetatud andmeedastuskiiruse kohta.

2.5. Ressursikasutus ja latentsus

F-Tile Serial Lite IV Intel FPGA IP ressursid ja latentsus saadi Intel Quartus Prime Pro Editioni tarkvara versioonist 22.1.

Tabel 6.

Intel Agilex F-Tile Serial Lite IV Inteli FPGA IP-ressursside kasutamine
Latentsuse mõõtmine põhineb edasi-tagasi latentsusajal TX-tuuma sisendist RX-tuuma väljundini.

Transiiveri tüüp

Variant

Andmeradade arv režiim RS-FEC ALM

Latentsus (TX-tuuma kella tsükkel)

FGT

28.05 Gbps NRZ 16

Põhipuuetega 21,691 65 XNUMX

Täielikult puudega 22,135 65 XNUMX

Põhiline lubatud 21,915 189 XNUMX

Täielikult lubatud 22,452 189 XNUMX

58 Gbps PAM4 12

Põhiline lubatud 28,206 146 XNUMX

Täielikult lubatud 30,360 146 XNUMX

FHT

58 Gbps NRZ

Põhiline lubatud 15,793 146 XNUMX

Täielikult lubatud 16,624 146 XNUMX

58 Gbps PAM4 4

Põhiline lubatud 15,771 154 XNUMX

Täielikult lubatud 16,611 154 XNUMX

116 Gbps PAM4 4

Põhiline lubatud 21,605 128 XNUMX

Täielikult lubatud 23,148 128 XNUMX

2.6. Ribalaiuse tõhusus

Tabel 7.

Ribalaiuse tõhusus

Muutujad Transiiveri režiim

PAM4

Voogesitusrežiim RS-FEC

Täielikult lubatud

Põhiline Lubatud

Jadaliidese bitikiirus Gbps (RAW_RATE)
Ülekande sarivõtte suurus sõnade arvuna (BURST_SIZE) (1)
Joondusperiood kella tsüklis (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

Seaded

NRZ

Täis

Keelatud

Lubatud

28.0

2,048

4,096

Põhiline keelatud 28.0

Lubatud 28.0

4,194,304

4,096

4,096 jätkus…

(1) Põhirežiimi BURST_SIZE läheneb lõpmatusele, seega kasutatakse suurt arvu.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

Muutujad

Seaded

64/66b kodeering

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

Sarivõtte suurus sõnade arvuna (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

Joondusmarkeri periood 81,915 XNUMX kella tsüklis (ALIGN_MARKER_PERIOD)

81,915

81,916

Joondusmarkeri laius 5-s

kella tsükkel

(ALIGN_MARKER_WIDTH)

Ribalaiuse tõhusus (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

Efektiivne kiirus (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

Maksimaalne kasutaja taktsagedus (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

Seotud teave Linkide kiiruse ja ribalaiuse efektiivsuse arvutamine lk 40

(2) Täisrežiimis hõlmab BURST_SIZE_OVHD suurus andmevoos seotud START/END juhtsõnu.
(3) Põhirežiimi puhul on BURST_SIZE_OVHD 0, kuna voogesituse ajal pole START/END.
(4) Ribalaiuse tõhususe arvutamiseks vaadake jaotist Ühenduse kiiruse ja ribalaiuse efektiivsuse arvutamine.
(5) Efektiivse määra arvutamiseks vaadake jaotist Ühenduse kiiruse ja ribalaiuse efektiivsuse arvutamine.
(6) Maksimaalse kasutaja taktsageduse arvutamiseks vaadake jaotist Ühenduse kiiruse ja ribalaiuse efektiivsuse arvutamine.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 10

Saada tagasisidet

683074 | 2022.04.28 Saada tagasisidet

3. Alustamine

3.1. Inteli FPGA IP-tuumade installimine ja litsentsimine

Tarkvara Intel Quartus Prime installimine sisaldab Inteli FPGA IP teeki. See teek pakub teie tootmiskasutuseks palju kasulikke IP-tuumasid, ilma et oleks vaja täiendavat litsentsi. Mõned Inteli FPGA IP-tuumad nõuavad tootmiseks kasutamiseks eraldi litsentsi ostmist. Inteli FPGA IP hindamisrežiim võimaldab teil neid litsentsitud Inteli FPGA IP-tuumasid simulatsioonis ja riistvaras hinnata, enne kui otsustate osta täieliku IP-tuuma litsentsi. Peate ostma litsentsitud Inteli IP-tuumade täieliku tootmislitsentsi alles pärast seda, kui olete riistvara testimise lõpetanud ja olete valmis IP-d tootmises kasutama.

Tarkvara Intel Quartus Prime installib vaikimisi IP-tuumad järgmistesse kohtadesse:

Joonis 2.

IP Core paigaldustee
intelFPGA(_pro) quartus – sisaldab Intel Quartus Prime'i tarkvara IP-d – Sisaldab Inteli FPGA IP-teeki ja kolmanda osapoole IP-tuumasid altera – Sisaldab Inteli FPGA IP-teegi lähtekoodi – Sisaldab Inteli FPGA IP-allikat files

Tabel 8.

IP Core paigalduskohad

Asukoht

Tarkvara

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro väljaanne

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

Platvorm Windows* Linux*

Märkus.

Tarkvara Intel Quartus Prime ei toeta installiteel tühikuid.

3.1.1. Inteli FPGA IP hindamisrežiim
Tasuta Inteli FPGA IP hindamisrežiim võimaldab teil enne ostmist hinnata litsentsitud Inteli FPGA IP tuumasid simulatsioonis ja riistvaras. Intel FPGA IP Evaluation Mode toetab järgmisi hindamisi ilma täiendava litsentsita:
· Simuleerige oma süsteemis litsentsitud Inteli FPGA IP-tuuma käitumist. · Kontrollige kiiresti ja lihtsalt IP-tuuma funktsionaalsust, suurust ja kiirust. · Looge ajaliselt piiratud seadme programmeerimine files disainilahenduste jaoks, mis sisaldavad IP-tuumasid. · Programmeerige seade oma IP-tuumaga ja kontrollige oma disaini riistvaras.

ISO 9001:2015 registreeritud

3. Alustamine
683074 | 2022.04.28
Intel FPGA IP Evaluation Mode toetab järgmisi töörežiime:
· Jagatud – võimaldab lõputult käitada litsentsitud Inteli FPGA IP-d sisaldavat kujundust teie plaadi ja hostarvuti vahelise ühendusega. Jaotatud režiim nõuab järjestikust ühise katsetegevuse rühma (JTAG) kaabel, mis on ühendatud JTAG teie tahvli porti ja hostarvutit, kus töötab riistvara hindamisperioodi jooksul Intel Quartus Prime Programmer. Programmeerija nõuab Intel Quartus Prime'i tarkvara minimaalset installimist ega vaja Intel Quartus Prime'i litsentsi. Hostarvuti kontrollib hindamisaega, saates seadmele perioodilise signaali JTAG sadamasse. Kui kõik disainilahenduses olevad litsentsitud IP-tuumad toetavad lõastatud režiimi, kestab hindamisaeg seni, kuni mis tahes IP-tuuma hindamine aegub. Kui kõik IP-tuumad toetavad piiramatut hindamisaega, siis seade ei aegu.
· Lõastamata – võimaldab piiratud aja jooksul käitada litsentsitud IP-d sisaldavat disaini. IP-tuum naaseb jaamata režiimi, kui seade katkestab ühenduse Intel Quartus Prime'i tarkvara käitava hostarvutiga. IP-tuum naaseb ka lõastamata režiimi, kui mõni muu litsentsitud IP-tuum konstruktsioonis ei toeta lõastatud režiimi.
Kui disainilahenduse mis tahes litsentsitud Inteli FPGA IP hindamisaeg lõpeb, lakkab kujundus töötamast. Kõik IP-tuumad, mis kasutavad Inteli FPGA IP-hindamise režiimi, aeguvad samaaegselt, kui mis tahes disainis sisalduv IP-tuum aegub. Kui hindamisaeg saab läbi, peate enne riistvara kontrollimise jätkamist FPGA-seadme ümber programmeerima. IP-tuuma tootmiseks kasutamise laiendamiseks ostke IP-tuuma täielik tootmislitsents.
Enne piiranguteta seadme programmeerimise loomist peate ostma litsentsi ja looma täieliku tootmislitsentsi võtme file. Inteli FPGA IP hindamisrežiimi ajal genereerib kompilaator ainult ajaliselt piiratud seadme programmeerimist file ( _time_limited.sof), mis aegub tähtaja jooksul.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 12

Saada tagasisidet

3. Alustamine 683074 | 2022.04.28

Joonis 3.

Inteli FPGA IP hindamisrežiimi voog
Installige tarkvara Intel Quartus Prime koos Inteli FPGA IP raamatukoguga

Parameetristage ja looge litsentsitud Inteli FPGA IP-tuuma

Kontrollige IP-d toetatud simulaatoris

Kompileerige kujundus tarkvaras Intel Quartus Prime

Looge ajaliselt piiratud seadme programmeerimine File

Programmeerige Inteli FPGA-seade ja kontrollige selle toimimist tahvlil
Kas IP pole tootmiseks kasutamiseks valmis?
Jah, ostke täistoodang
IP-litsents

Märkus.

Lisage kommertstoodetesse litsentsitud IP
Vaadake iga IP-tuuma kasutusjuhendist parameetrite määramise etappe ja juurutamise üksikasju.
Intel litsentsib IP-tuumasid püsivalt istekoha kohta. Litsentsitasu sisaldab esimese aasta hooldust ja tuge. Värskenduste, veaparanduste ja tehnilise toe saamiseks pärast esimest aastat peate hoolduslepingut uuendama. Enne programmeerimise loomist peate ostma tootmislitsentsi nõudvate Inteli FPGA IP-tuumade täieliku tootmislitsentsi files, mida saate kasutada piiramatu aja jooksul. Inteli FPGA IP hindamisrežiimi ajal genereerib kompilaator ainult ajaliselt piiratud seadme programmeerimist file ( _time_limited.sof), mis aegub tähtaja jooksul. Tootmislitsentsi võtmete hankimiseks külastage Inteli FPGA iseteeninduslitsentsikeskust.
Inteli FPGA tarkvara litsentsilepingud reguleerivad litsentsitud IP-tuumade, Intel Quartus Prime disainitarkvara ja kõigi litsentsimata IP-tuumade installimist ja kasutamist.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 13

3. Alustamine 683074 | 2022.04.28
Seotud teave · Inteli FPGA litsentsimise tugikeskus · Intel FPGA tarkvara installimise ja litsentsimise tutvustus
3.2. IP parameetrite ja valikute määramine
IP-parameetrite redaktor võimaldab teil kohandatud IP-variatsiooni kiiresti konfigureerida. Tarkvaras Intel Quartus Prime Pro Edition IP-suvandite ja parameetrite määramiseks kasutage järgmisi samme.
1. Kui teil pole veel Intel Quartus Prime Pro Editioni projekti, millesse oma F-Tile Serial Lite IV Intel FPGA IP integreerida, peate selle looma. a. Intel Quartus Prime Pro väljaandes klõpsake nuppu File Uue projekti viisard uue Quartus Prime'i projekti loomiseks või File Olemasoleva Quartus Prime'i projekti avamiseks avage projekt. Viisard palub teil määrata seadme. b. Määrake seadmepere Intel Agilex ja valige F-plaadi tootmisseade, mis vastab IP kiirusklassi nõuetele. c. Klõpsake nuppu Lõpeta.
2. Otsige IP-kataloogist üles ja valige F-Tile Serial Lite IV Intel FPGA IP. Ilmub aken New IP Variation.
3. Määrake oma uue kohandatud IP-variatsiooni tippnimi. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip.
4. Klõpsake nuppu OK. Ilmub parameetriredaktor. 5. Määrake oma IP-variatsiooni parameetrid. Vaadake jaotist Parameetrid
teave F-Tile Serial Lite IV Intel FPGA IP parameetrite kohta. 6. Valikuliselt simulatsiooni katsestendi või kompilatsiooni ja riistvaradisaini loomiseks
example, järgige juhiseid jaotises Design Example Kasutusjuhend. 7. Klõpsake Generate HDL. Ilmub dialoogiboks Generation. 8. Määrake väljund file genereerimise valikud ja seejärel klõpsake nuppu Genereeri. IP variatsioon
files luua vastavalt teie spetsifikatsioonidele. 9. Klõpsake nuppu Lõpeta. Parameetriredaktor lisab tipptaseme .ip file voolule
projekt automaatselt. Kui teil palutakse .ip käsitsi lisada file projekti jaoks klõpsake nuppu Projekt Lisa/Eemalda Files projekti lisamiseks file. 10. Pärast IP-variatsiooni loomist ja instantseerimist määrake portide ühendamiseks sobivad viigud ja määrake kõik sobivad eksemplaripõhised RTL-i parameetrid.
Seotud teabe parameetrid lk 42
3.3. Loodud File Struktuur
Tarkvara Intel Quartus Prime Pro Edition genereerib järgmise IP-väljundi file struktuur.
Teabe saamiseks selle kohta file kujunduse struktuur ntample, vaadake F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 14

Saada tagasisidet

3. Alustamine 683074 | 2022.04.28

Joonis 4. F-Tile Serial Lite IV Intel FPGA IP loodud Files
.ip – IP-integratsioon file

IP variatsioon files

_ IP variatsioon files

example_design

.cmp – VHDL-i komponendi deklaratsioon file _bb.v – Verilog HDL musta kasti EDA süntees file _inst.v ja .vhd – Sample instantimise mallid .xml- XML-aruanne file

Example asukoht teie IP-tuuma disaini jaoks, ntample files. Vaikimisi asukoht on ntample_design, kuid teil palutakse määrata muu tee.

.qgsimc – loetleb simulatsiooniparameetrid, mis toetavad järkjärgulist regenereerimist .qgsynthc – loetleb sünteesiparameetrid, mis toetavad järkjärgulist regenereerimist

.qip – loetleb IP sünteesi files

_generation.rpt – IP genereerimise aruanne

.sopcinfo – tarkvara tööriistaahela integreerimine file .html – Ühenduse ja mälukaardi andmed

.csv – PIN-koodi määramine file

.spd – kombineerib individuaalseid simulatsiooniskripte

Simulatsioon files

süntees IP süntees files

.v Tipptaseme simulatsioon file

.v Tipptasemel IP süntees file

Simulaatori skriptid

Alampõhiteegid

sünt
Alamtuuma süntees files

sim
Alamtuuma simulatsioon files

Tabel 9.

Loodud F-Tile Serial Lite IV Intel FPGA IP Files

File Nimi

Kirjeldus

.ip

Platform Designeri süsteem või tipptasemel IP-variatsioon file. on nimi, mille annate oma IP-variatsioonile.

.cmp

VHDL-i komponendi deklaratsioon (.cmp) file on tekst file mis sisaldab kohalikke üldisi ja pordide määratlusi, mida saate VHDL-i kujundamisel kasutada files.

.html

Aruanne, mis sisaldab ühenduseteavet, mälukaarti, mis näitab iga alamseadme aadressi iga ülemseadme suhtes, millega see on ühendatud, ja parameetrite määramist.

_generation.rpt

IP või Platform Designeri genereerimise logi file. Sõnumite kokkuvõte IP genereerimise ajal.

.qgsimc

Loetleb simulatsiooniparameetrid, mis toetavad järkjärgulist regenereerimist.

.qgsynthc

Loetleb sünteesiparameetrid, mis toetavad järkjärgulist regenereerimist.

.qip

Sisaldab kogu vajalikku teavet IP-komponendi kohta, et integreerida ja kompileerida IP-komponent tarkvara Intel Quartus Prime.
jätkus…

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 15

3. Alustamine 683074 | 2022.04.28

File Nimi .sopcinfo
.csv .spd _bb.v _inst.v või _inst.vhd .regmap
.svd
.v või .vhd mentor/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

Kirjeldus
Kirjeldab ühendusi ja IP-komponentide parameetreid teie Platform Designeri süsteemis. IP-komponentide tarkvaradraiverite väljatöötamisel saate selle sisu sõeluda, et saada nõudeid. Seda kasutavad allavoolu tööriistad, nagu Nios® II tööriistakett file. .sopcinfo file ja süsteem.h file Nios II tööriistaahela jaoks loodud sisaldab aadressikaardi teavet iga alluva kohta iga ülema kohta, mis alamseadmele juurde pääseb. Erinevatel ülematel võib teatud alamkomponendile juurdepääsuks olla erinev aadressikaart.
Sisaldab teavet IP-komponendi versiooniuuenduse oleku kohta.
Nõutav sisend file ip-make-simscript jaoks toetatud simulaatorite jaoks simulatsiooniskriptide genereerimiseks. .spd file sisaldab nimekirja files genereeritakse simulatsiooniks koos teabega mälude kohta, mida saate lähtestada.
Võite kasutada Verilogi musta kasti (_bb.v) file tühja mooduli deklaratsioonina kasutamiseks musta kastina.
HDL ntample instantimise mall. Saate selle sisu kopeerida ja kleepida file teie HDL-i file IP-variatsiooni tuvastamiseks.
Kui IP sisaldab registriteavet, siis .regmap file genereerib. .regmap file kirjeldab ülem- ja alamliideste registrikaardi teavet. See file täiendab faili .sopcinfo file pakkudes süsteemi kohta täpsemat registriinfot. See võimaldab registri kuvamist views ja kasutaja kohandatav statistika süsteemikonsoolis.
Võimaldab kõva protsessori süsteemi (HPS) süsteemi silumise tööriistadel view HPS-iga ühendatud välisseadmete registrikaardid Platform Designer süsteemis. Sünteesi käigus .svd fileSüsteemikonsooli juhtseadmetele nähtavad alamliideste s salvestatakse faili .sof file silumise jaotises. Süsteemikonsool loeb seda jaotist, millest Platform Designer saab päringuid teha registriteabe saamiseks. Süsteemi alamseadmete puhul pääseb Platform Designer registritele juurde nime järgi.
HDL files, mis loovad sünteesiks või simuleerimiseks iga alammooduli või lapse IP-aadressi.
Sisaldab ModelSim*/QuestaSim* skripti msim_setup.tcl simulatsiooni seadistamiseks ja käitamiseks.
Sisaldab kestaskripti vcs_setup.sh VCS* simulatsiooni seadistamiseks ja käitamiseks. Sisaldab shelliskripti vcsmx_setup.sh ja synopsys_sim.setup file VCS MX simulatsiooni seadistamiseks ja käitamiseks.
Sisaldab shelliskripti xcelium_setup.sh ja muid seadistusi files Xceliumi* simulatsiooni seadistamiseks ja käitamiseks.
Sisaldab HDL-i files IP alammoodulite jaoks.
Iga loodud IP-alamkataloogi jaoks genereerib Platform Designer alamkataloogid synth/ ja sim/.

3.4. Inteli FPGA IP-tuumade simuleerimine
Tarkvara Intel Quartus Prime toetab IP-tuuma RTL-i simulatsiooni konkreetsetes EDA simulaatorites. IP genereerimine loob valikuliselt simulatsiooni files, sealhulgas funktsionaalne simulatsioonimudel, mis tahes katsestendi (või ntample design) ja müüja-spetsiifilised simulaatori häälestusskriptid iga IP-tuuma jaoks. Võite kasutada funktsionaalset simulatsioonimudelit ja mis tahes katsestendi või ntample disain simulatsiooniks. IP genereerimise väljund võib sisaldada ka skripte mis tahes testbenchi kompileerimiseks ja käitamiseks. Skriptides loetletakse kõik mudelid või teegid, mida vajate oma IP-tuuma simuleerimiseks.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 16

Saada tagasisidet

3. Alustamine 683074 | 2022.04.28

Tarkvara Intel Quartus Prime pakub integratsiooni paljude simulaatoritega ja toetab mitut simulatsioonivoogu, sealhulgas teie enda skriptitud ja kohandatud simulatsioonivooge. Ükskõik, millise voo valite, hõlmab IP-tuuma simulatsioon järgmisi samme.
1. Looge IP HDL, testbench (või ntample design) ja simulaatori häälestusskripti files.
2. Seadistage oma simulaatori keskkond ja kõik simulatsiooniskriptid.
3. Simulatsioonimudelite raamatukogude koostamine.
4. Käivitage simulaator.

3.4.1. Disaini simuleerimine ja kontrollimine

Vaikimisi genereerib parameetriredaktor simulaatorispetsiifilisi skripte, mis sisaldavad käske Inteli FPGA IP-mudelite ja simulatsioonimudelite teegi kompileerimiseks, väljatöötamiseks ja simuleerimiseks files. Saate käsud kopeerida oma simulatsiooni testbenchi skripti või neid redigeerida files lisada käske oma disaini ja testpingi koostamiseks, väljatöötamiseks ja simuleerimiseks.

Tabel 10. Inteli FPGA IP Core Simulation Scripts

Simulaator

File Kataloog

ModelSim

_sim/mentor

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

Skript msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. IP-tuumade sünteesimine muudes EDA tööriistades
Soovi korral kasutage Inteli FPGA IP-tuumasid sisaldava kujunduse sünteesimiseks mõnda muud toetatud EDA tööriista. Kui loote IP-tuuma sünteesi fileKolmandate osapoolte EDA sünteesitööriistadega kasutamiseks saate luua pindala ja ajastuse hinnangute loendi. Genereerimise lubamiseks lülitage IP-variatsiooni kohandamisel sisse kolmanda osapoole EDA sünteesitööriistade ajastuse ja ressursside prognooside loomine.
Pindala ja ajastuse hinnangu võrguloend kirjeldab IP-tuuma ühenduvust ja arhitektuuri, kuid ei sisalda üksikasju tegeliku funktsionaalsuse kohta. See teave võimaldab teatud kolmanda osapoole sünteesitööriistadel paremini aru anda ala ja ajastuse hinnangutest. Lisaks saavad sünteesitööriistad kasutada ajastusteavet ajastusepõhise optimeerimise saavutamiseks ja tulemuste kvaliteedi parandamiseks.
Tarkvara Intel Quartus Prime genereerib _syn.v netlist file Verilog HDL-vormingus, olenemata väljundist file teie määratud vormingus. Kui kasutate seda võrguloendit sünteesiks, peate kaasama IP-tuuma ümbrise file .v või .vhd oma Intel Quartus Prime'i projektis.

(7) Kui te ei seadistanud EDA tööriista valikut, mis võimaldab teil käivitada kolmanda osapoole EDA simulaatoreid tarkvarast Intel Quartus Prime, käivitage see skript ModelSimi või QuestaSimi simulaatori Tcl-konsoolis (mitte Intel Quartus Prime'i tarkvaras Tcl-konsool), et vältida vigu.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 17

3. Alustamine 683074 | 2022.04.28
3.6. Täiskujunduse koostamine
Disaini koostamiseks saate kasutada Intel Quartus Prime Pro Editioni tarkvara menüüs Töötlemine käsku Alusta kompileerimist.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 18

Saada tagasisidet

683074 | 2022.04.28 Saada tagasisidet

4. Funktsionaalne kirjeldus

Joonis 5.

F-Tile Serial Lite IV Intel FPGA IP koosneb MAC-i ja Etherneti personaalarvutitest. MAC suhtleb kohandatud PCS-iga MII liideste kaudu.

IP toetab kahte modulatsioonirežiimi:
· PAM4 – pakub valimiseks 1 kuni 12 radade arvu. IP loob PAM4 modulatsioonirežiimis alati iga raja jaoks kaks PCS-kanalit.
· NRZ – pakub valimiseks 1 kuni 16 radade arvu.

Iga modulatsioonirežiim toetab kahte andmerežiimi:
· Põhirežiim – see on puhas voogedastusrežiim, kus ribalaiuse suurendamiseks saadetakse andmeid ilma paketi alguse, tühja tsükli ja paketi lõputa. IP võtab esimesed kehtivad andmed sarivõtte algusena.

Põhirežiimi andmeedastus tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 registreeritud

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 6.

· Täisrežiim – see on pakettrežiimis andmeedastus. Selles režiimis saadab IP eraldajatena paketi alguses ja lõpus sarivõtte ja sünkroonimistsükli.

Täisrežiimis andmeedastus tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

Seotud teave · F-Tile Serial Lite IV Intel FPGA IP Overview lk 6 · F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend

4.1. TX andmetee
TX andmetee koosneb järgmistest komponentidest: · MAC-adapter · Juhtsõna sisestamise plokk · CRC · MII-kooder · PCS-plokk · PMA-plokk

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 20

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28
Joonis 7. TX andmetee

Kasutaja loogikast

TX MAC

Avaloni voogedastusliides

MAC-adapter

Juhtige sõna sisestamist

CRC

MII kodeerija

MII liidese kohandatud arvutid
PCS ja PMA

TX jadaliides teisele FPGA-seadmele

4.1.1. TX MAC-adapter
TX MAC-adapter juhib andmete edastamist kasutajaloogikasse Avalon® voogedastusliidese abil. See plokk toetab kasutaja määratud teabeedastust ja voo juhtimist.

Kasutaja määratud teabe edastamine

Täisrežiimis annab IP tx_is_usr_cmd signaali, mida saate kasutada kasutaja määratud teabetsükli käivitamiseks, näiteks XOFF/XON edastamiseks kasutajaloogikasse. Saate käivitada kasutaja määratletud teabeedastustsükli, kinnitades selle signaali ja edastada teavet, kasutades tx_avs_data koos kinnitusega tx_avs_startofpacket ja tx_avs_valid signaale. Seejärel eemaldab plokk tx_avs_ready kahe tsükli jooksul.

Märkus.

Kasutaja määratud teabefunktsioon on saadaval ainult täisrežiimis.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 21

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 8.

Voolu juhtimine

On olukordi, kus TX MAC ei ole valmis kasutajaloogikast andmeid vastu võtma, näiteks lingi ümberjoondamisprotsessi ajal või kui kasutajaloogikast pole edastamiseks saadaval andmeid. Nendest tingimustest tingitud andmete kadumise vältimiseks kasutab IP kasutajaloogikast lähtuva andmevoo juhtimiseks signaali tx_avs_ready. IP katkestab signaali, kui ilmnevad järgmised tingimused:
· Kui tx_avs_startofpacket on kinnitatud, tühistatakse tx_avs_ready ühe taktitsükli jooksul.
· Kui tx_avs_endofpacket on kinnitatud, tühistatakse tx_avs_ready ühe taktitsükli jooksul.
· Kui kinnitatakse mis tahes seotud CW-d, tx_avs_ready tühistatakse kahe taktitsükli jooksul.
· Kui RS-FEC joondusmarkeri sisestamine toimub kohandatud PCS-liideses, tühistatakse tx_avs_ready neljaks kellatsükliks.
· Iga 17 Etherneti tuuma kella tsüklit PAM4 modulatsioonirežiimis ja iga 33 Etherneti tuuma kella tsüklit NRZ modulatsioonirežiimis. Tx_avs_ready on tühistatud ühe taktitsükli jaoks.
· Kui kasutajaloogika tühistab andmeedastuse puudumisel tx_avs_valid.

Järgmised ajastusskeemid on näitampTX MAC-adapterit, kasutades andmevoo juhtimiseks tx_avs_ready.

Voo juhtimine tx_avs_valid Deassertioni ja START/END seotud CW-dega

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

Kehtivad signaalidesserdid

D5 D6

tx_avs_ready tx_avs_startofpacket

Valmis signaal kaheks tsükliks END-STRT CW sisestamiseks

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 TÜHJ D4

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 22

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 9.

Voolu juhtimine joondusmarkeri sisestamisega
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

Joonis 10.

Voolu juhtimine START/END seotud CW-dega langeb kokku joondusmarkeri sisestamisega

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_andmed

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. Juhtsõna (CW) sisestamine
F-Tile Serial Lite IV Intel FPGA IP konstrueerib kasutajaloogikast pärinevate sisendsignaalide põhjal CW-sid. CW-d näitavad PCS-i plokile pakettide eraldajaid, edastuse olekuteavet või kasutajaandmeid ning need on tuletatud XGMII juhtkoodidest.
Järgmine tabel näitab toetatud CW-de kirjeldust:

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 23

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Tabel 11.
START LÕPP JOONDA

Toetatud CW-de kirjeldus

Sõnade arv (1 sõna

= 64 bitti)

Jah

EMPTY_CYC

Jah

TÜÜDKÄIK

ANDMED

Jah

In-band

Kirjeldus
Andmeeraldaja algus. Andmeeraldaja lõpp. Juhtsõna (CW) RX-i joondamiseks. Tühi tsükkel andmeedastuses. IDLE (ribalt väljas). Kasulik koormus.

Tabel 12. CW välja kirjeldus
Väli RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

Kirjeldus
Reserveeritud väli. Võib kasutada edaspidiseks pikendamiseks. Seotud 0-ga.
Kehtivate baitide arv viimases sõnas (64-bitine). See on 3-bitine väärtus. · 3'b000: 8 baiti · 3'b001: 1 baiti · 3'b010: 2 baiti · 3'b011: 3 baiti · 3'b100: 4 baiti · 3'b101: 5 baiti · 3'b110: 6 baiti · 3'b111: 7 baiti
Kehtetute sõnade arv sarivõtte lõpus.
Näitab RX Avaloni voogedastusliidest paketi lõpu signaali kinnitamiseks.
Näitab RX Avaloni voogedastusliidest paketi alguse signaali kinnitamiseks.
Näitab RX Avaloni voogedastusliidest, mis kinnitab paketi algust ja lõppu samas tsüklis.
Kontrollige RX-i joondamist.
Arvutatud CRC väärtused.
Näitab, et juhtsõna (CW) sisaldab kasutaja määratud teavet.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 24

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

4.1.2.1. Sarivõtte algus CW

Joonis 11. Sarivõtte algus CW-vorming

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

andmeid

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

kanal

7:0

'hFB(START)

kontroll 7:0

Tabel 13.

Täisrežiimis saate sisestada START CW, kinnitades paketi signaali tx_avs_startof. Kui kinnitate ainult tx_avs_startofpaketi signaali, määratakse sop-bitt. Kui kinnitate nii tx_avs_startofpacket kui ka tx_avs_endofpacket signaalid, seatakse seop bitt.

START CW Välja väärtused
Põld sop/seop
usr (8)
joondada

Väärtus

Sõltuvalt tx_is_usr_cmd signaalist:

1: kui tx_is_usr_cmd = 1

0: kui tx_is_usr_cmd = 0

Põhirežiimis saadab MAC pärast lähtestamise tühistamist START CW. Kui andmed pole saadaval, saadab MAC pidevalt EMPTY_CYC-d, mis on seotud END ja START CW-dega, kuni alustate andmete saatmist.

4.1.2.2. Sarivõtte lõpp CW

Joonis 12. Sarivõtte lõpu CW-vorming

LÕPP

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

andmed 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

TÜHJA

7:0

RSVD

num_valid_bytes_eob

kontrolli

7:0

(8) Seda toetatakse ainult täisrežiimis.
Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 25

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Tabel 14.

MAC lisab END CW, kui kinnitatakse pakett tx_avs_endof. END CW sisaldab kehtivate baitide arvu viimase andmesõna juures ja CRC teavet.

CRC väärtus on 32-bitine CRC tulemus START CW ja END CW ees oleva andmesõna vahel.

Järgmises tabelis on näidatud väljade väärtused END CW-s.

END CW välja väärtused
Välja eop CRC32 num_valid_bytes_eob

Väärtus 1
CRC32 arvutatud väärtus. Kehtivate baitide arv viimase andmesõna juures.

4.1.2.3. Joondus Paired CW

Joonis 13. Joondus Paired CW Format

JOONDA CW Siduge START/END-iga

64+8-bitine XGMII liides

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

andmeid

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 joondus=1 seop=0

15:8

RSVD

7:0

'hFB

kontroll 7:0

64+8-bitine XGMII liides

LÕPP

63:56

'hFD

55:48

RSVD

47:40

RSVD

andmeid

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontroll 7:0

ALIGN CW on seotud CW START/END või END/START CW-dega. Saate sisestada ALIGN-iga seotud CW, kinnitades signaali tx_link_reinit, seadistades joondusperioodi loenduri või käivitades lähtestamise. Kui ALIGN-iga seotud CW on sisestatud, seatakse joondusvälja väärtuseks 1, et käivitada vastuvõtja joondusplokk, et kontrollida andmete joondust kõigil radadel.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 26

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Tabel 15.

JOONDA CW välja väärtused
Välja joondamine
eop sop usr seop

Väärtus 1 0 0 0 0

4.1.2.4. Tühi tsükkel CW

Joonis 14. Tühitsükli CW-vorming

EMPTY_CYC Siduge END/START-ga

64+8-bitine XGMII liides

LÕPP

63:56

'hFD

55:48

RSVD

47:40

RSVD

andmeid

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

kontroll 7:0

64+8-bitine XGMII liides

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

andmeid

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

kontroll 7:0

Tabel 16.

Kui katkestate tx_avs_valid kahe kellatsükli jooksul sarivõtte ajal, lisab MAC CW-d EMPTY_CYC, mis on seotud END/START CW-dega. Saate seda CW-d kasutada, kui hetkel pole edastamiseks saadaval andmeid.

Kui tühistate tx_avs_valid ühe tsükli jooksul, tühistab IP tx_avs_valid kahekordse tx_avs_valid deasserti perioodi jooksul, et genereerida paar END/START CW-d.

EMPTY_CYC CW välja väärtused
Välja joondamine
eop

Väärtus 0 0

jätkus…

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 27

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Field sop usr seop

Väärtus 0 0 0

4.1.2.5. Tühikäik CW

Joonis 15. Tühikäigu CW vorming

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

andmeid

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

kontroll 7:0

MAC sisestab IDLE CW, kui edastust ei toimu. Selle perioodi jooksul on tx_avs_valid signaal madal.
Saate kasutada IDLE CW-d, kui sarivõtte edastamine on lõppenud või ülekanne on jõudeolekus.

4.1.2.6. Andmesõna

Andmesõna on paketi kasulik koormus. Kõik XGMII juhtbitid on andmesõna vormingus seatud väärtusele 0.

Joonis 16. Andmete sõnavorming

64+8 bitine XGMII liides

ANDMESÕNA

63:56

kasutaja andmed 7

55:48

kasutaja andmed 6

47:40

kasutaja andmed 5

andmeid

39:32 31:24

kasutajaandmed 4 kasutajaandmed 3

23:16

kasutaja andmed 2

15:8

kasutaja andmed 1

7:0

kasutaja andmed 0

kontroll 7:0

4.1.3. TX CRC
Saate lubada TX CRC ploki, kasutades IP-parameetrite redaktori parameetrit Luba CRC. Seda funktsiooni toetatakse nii põhi- kui ka täisrežiimis.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 28

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

MAC lisab CRC väärtuse END CW-le, kinnitades tx_avs_endofpacket signaali. BASIC-režiimis sisaldab kehtivat CRC-välja ainult ALIGN CW, mis on seotud END CW-ga.
TX CRC plokk liidestub TX Control Word Insertion ja TX MII Encode plokiga. TX CRC plokk arvutab CRC väärtuse 64-bitise väärtuse tsükli andmete jaoks, alustades START CW kuni END CW.
Saate väita, et signaal crc_error_inject rikub tahtlikult andmeid konkreetsel rajal, et tekitada CRC-vigu.

4.1.4. TX MII kodeerija

TX MII kodeerija tegeleb pakettülekandega MAC-ist TX-arvutisse.

Järgmisel joonisel on kujutatud 8-bitise MII siini andmemuster PAM4 modulatsioonirežiimis. START ja END CW ilmuvad kord kahel MII rajal.

Joonis 17. PAM4 modulatsioonirežiimi MII andmemuster

1. tsükkel

2. tsükkel

3. tsükkel

4. tsükkel

5. tsükkel

SOP_CW

DATA_1

ANDMED_9 ANDMED_17

TÜÜDKÄIK

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

TÜÜDKÄIK

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

ANDMED_7 ANDMED_8

ANDMED_15 ANDMED_16

ANDMED_23 ANDMED_24

IDLE EOP_CW

Järgmisel joonisel on kujutatud NRZ modulatsioonirežiimis 8-bitise MII siini andmemuster. START ja END CW ilmuvad igal MII sõidurajal.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 29

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 18. NRZ modulatsioonirežiimi MII andmemuster

1. tsükkel

2. tsükkel

3. tsükkel

SOP_CW

DATA_1

DATA_9

SOP_CW

ANDMED_2 ANDMED_10

SOP_CW SOP_CW

ANDMED_3 ANDMED_4

ANDMED_11 ANDMED_12

SOP_CW

ANDMED_5 ANDMED_13

SOP_CW

ANDMED_6 ANDMED_14

SOP_CW

ANDMED_7 ANDMED_15

SOP_CW

ANDMED_8 ANDMED_16

TÜKKEL 4 ANDMED_17 ANDMED_18 ANDMED_19 ANDMED_20 ANDMED_21 ANDMED_22 ANDMED_23 ANDMED_24

TSÜKEL 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS ja PMA
F-Tile Serial Lite IV Intel FPGA IP konfigureerib F-tile transiiveri Ethernet PCS-režiimi.

4.2. RX andmetee
RX andmetee koosneb järgmistest komponentidest: · PMA plokk · PCS plokk · MII dekooder · CRC · Deskew plokk · Control Word eemaldamise plokk

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 30

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28
Joonis 19. RX andmetee

Kasutaja loogikale Avalon Streaming Interface
RX MAC
Juhtige sõna eemaldamist
Deskew

CRC

MII dekooder

MII liidese kohandatud arvutid
PCS ja PMA

RX-i jadaliides muust FPGA-seadmest
4.2.1. RX PCS ja PMA
F-Tile Serial Lite IV Intel FPGA IP konfigureerib F-tile transiiveri Ethernet PCS-režiimi.
4.2.2. RX MII dekooder
See plokk tuvastab, kas sissetulevad andmed sisaldavad juhtsõna ja joondusmarkereid. RX MII dekooder väljastab andmeid 1-bitise kehtiva, 1-bitise markeri indikaatori, 1-bitise juhtnäidiku ja 64-bitiste andmetena sõiduraja kohta.
4.2.3. RX CRC
Saate lubada TX CRC ploki, kasutades IP-parameetrite redaktori parameetrit Luba CRC. Seda funktsiooni toetatakse nii põhi- kui ka täisrežiimis. RX CRC plokk liidestub RX juhtsõna eemaldamise ja RX MII dekoodri plokkidega. IP kinnitab Rx_crc_error signaali, kui ilmneb CRC tõrge.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 31

4. Funktsionaalne kirjeldus 683074 | 2022.04.28
IP tühistab rx_crc_error iga uue purske korral. See on väljund kasutajaloogikale kasutaja loogika vigade käsitlemiseks.
4.2.4. RX Deskew
RX-i kallutamise plokk tuvastab iga sõiduraja joondusmarkerid ja joondab andmed uuesti enne nende saatmist RX CW eemaldamisplokki.
Saate lubada IP-tuumal joondamisvea ilmnemisel iga sõiduraja andmed automaatselt joondada, määrates IP-parameetrite redaktoris parameetri Luba automaatne joondus. Kui keelate automaatse joondamise funktsiooni, kinnitab IP-tuum signaali rx_error, mis näitab joondusviga. Raja joondamise tõrke ilmnemisel peate kinnitama rx_link_reinit, et käivitada sõiduraja joondamise protsess.
RX deskew tuvastab joondusmarkerid olekumasina põhjal. Järgmine diagramm näitab RX-i kallutamise ploki olekuid.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 32

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 20.

RX Deskew Lane Alignment State Machine koos automaatse joondamise lubatud vooskeemiga
Alusta

TÜÜDKÄIK

Lähtesta = 1 jah ei

Kõik arvutid

rajad valmis?

jah

OOTA

Kõik sünkroonimismarkerid nr
tuvastatud?
jah
ALIGN

ei
jah Timeout?

jah
Kas joondamine on kadunud?
pole lõppu

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 33

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 21.

RX Deskew Lane Alignment State Machine koos automaatse joondamise keelatud vooskeemiga
Alusta

TÜÜDKÄIK

Lähtesta = 1 jah ei

Kõik arvutid

rajad valmis?

jah

jah
rx_link_reinit =1
pole viga

ei jah Aeg?

OOTA
ei Kõik sünkroonimismarkerid
tuvastatud?
jah JOONDA

jah
Kas joondamine on kadunud?
ei
Lõpp
1. Joondusprotsess algab IDLE olekuga. Plokk liigub olekusse WAIT, kui kõik PCS-rajad on valmis ja rx_link_reinit on tühistatud.
2. WAIT olekus kontrollib plokk, et kõik tuvastatud markerid on kinnitatud sama tsükli jooksul. Kui see tingimus on tõene, liigub plokk olekusse ALIGNED.
3. Kui plokk on olekus JOONDATUD, näitab see, et sõidurajad on joondatud. Selles olekus jätkab plokk sõiduraja joonduse jälgimist ja kontrollib, kas kõik markerid on samas tsüklis olemas. Kui samas tsüklis pole vähemalt ühte markerit ja parameeter Luba automaatne joondus on määratud, läheb plokk

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 34

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

IDLE olek joondusprotsessi taaskäivitamiseks. Kui Luba automaatne joondus pole määratud ja samas tsüklis pole vähemalt ühte markerit, läheb plokk olekusse ERROR ja ootab, kuni kasutaja loogika kinnitab signaali rx_link_reinit, et käivitada sõiduraja joondus.

Joonis 22. Raja ümberjoondumine automaatse joondamise lubamisega on lubatud rx_core_clk

rx_link_up

rx_link_reinit

ja_kõik_markerid

Deskew osariik

ALGNED

TÜÜDKÄIK

OOTA

ALGNED

AUTO_ALIGN = 1

Joonis 23. Raja ümberjoondus koos automaatse joondamise lubamisega on keelatud rx_core_clk

rx_link_up

rx_link_reinit

ja_kõik_markerid

Deskew osariik

ALGNED

VIGA

TÜÜDKÄIK

OOTA

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW eemaldamine
See plokk dekodeerib CW-d ja saadab pärast CW-de eemaldamist andmed kasutajaloogikasse Avaloni voogedastusliidese abil.
Kui kehtivaid andmeid pole, tühistab RX CW eemaldamise plokk signaali rx_avs_valid.
FULL-režiimis, kui kasutaja bitt on seatud, kinnitab see plokk signaali rx_is_usr_cmd ja esimese taktitsükli andmeid kasutatakse kasutaja määratud teabe või käsuna.
Kui rx_avs_ready deasserts ja rx_avs_valid asserts, genereerib RX CW eemaldamise plokk kasutaja loogikasse veatingimuse.
Selle plokiga seotud Avaloni voogedastussignaalid on järgmised: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 35

4. Funktsionaalne kirjeldus 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (saadaval ainult täisrežiimis)
4.3. F-Tile Serial Lite IV Inteli FPGA IP-kella arhitektuur
F-Tile Serial Lite IV Intel FPGA IP-l on neli kellasisendit, mis genereerivad erinevatele plokkidele kellasid: · Transiiveri võrdluskell (xcvr_ref_clk) – välise kella sisendkell.
kiibid või ostsillaatorid, mis genereerivad kellasid TX MAC, RX MAC ning TX ja RX kohandatud PCS-plokkidele. Toetatud sagedusvahemiku kohta vaadake jaotist Parameetrid. · TX tuumakell (tx_core_clk) – see kell on tuletatud transiiveri PLL-st, mida kasutatakse TX MAC jaoks. See kell on ka F-tile transiiveri väljundkell TX-i kasutajaloogikaga ühenduse loomiseks. · RX-tuumakell (rx_core_clk) – see kell on tuletatud transiiverist PLL, mida kasutatakse RX-i deskew FIFO ja RX MAC jaoks. See kell on ka F-tile transiiveri väljundkell RX-i kasutajaloogikaga ühenduse loomiseks. · Transiiveri ümberkonfigureerimisliidese kell (reconfig_clk) – väliste kellaahelate või ostsillaatorite sisendkell, mis genereerib F-tile transiiveri ümberkonfigureerimisliidese kellad nii TX kui ka RX andmeteedel. Kellasagedus on 100 kuni 162 MHz.
Järgmine plokkskeem näitab F-Tile Serial Lite IV Inteli FPGA IP-kella domeene ja IP-siseseid ühendusi.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 36

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 24.

F-Tile Serial Lite IV Inteli FPGA IP-kella arhitektuur

Ostsillaator

FPGA1
F-Tile Serial Lite IV Inteli FPGA IP-transiiveri ümberkonfigureerimise liidese kell
(reconfig_clk)

tx_core_clkout (ühendage kasutaja loogikaga)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

Transiiveri ümberkonfigureerimise liidese kell

(reconfig_clk)

Ostsillaator

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (ühendage kasutaja loogikaga)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avaloni voogedastusliidese TX-andmed
TX MAC

jadalink[n-1:0]

Deskew

FIFO

Avalon Streaming Interface RX Data RX MAC

Avaloni voogedastusliidese RX-andmed
RX MAC

Deskew FIFO

rx_core_clkout (ühendage kasutaja loogikaga)

rx_core_clk= clk_pll_div64[mid_ch]

Kohandatud PCS

jadalink[n-1:0]

TX MAC

Avaloni voogedastusliidese TX-andmed

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (ühendage kasutaja loogikaga)

Transiiveri viitekell (xcvr_ref_clk)
Transiiveri viitekell (xcvr_ref_clk)

Ostsillaator*

Legend

FPGA seade
TX-tuumkella domeen
RX tuumkella domeen
Transiiveri võrdluskella domeen Väline seade Andmesignaalid

4.4. Lähtestage ja lingi lähtestamine
MAC-, F-tile Hard IP- ja ümberkonfigureerimisplokkidel on erinevad lähtestussignaalid: · TX- ja RX-MAC-plokid kasutavad lähtestussignaale tx_core_rst_n ja rx_core_rst_n. · tx_pcs_fec_phy_reset_n ja rx_pcs_fec_phy_reset_n lähtestavad signaalid
pehme lähtestamise kontroller F-tile Hard IP lähtestamiseks. · Ümberkonfigureerimisplokk kasutab lähtestussignaali reconfig_reset.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 37

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 25. Lähtestage arhitektuur
Avaloni voogedastusliidese TX-andmed
MAC
Avalon Streaming SYNC liidese RX-andmed

FPGA F-tile Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-tile kõva IP

TX jadaandmed RX jadaandmed

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

Lähtesta loogika
Seotud teave · Lähtestamisjuhised lk 51 · F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend
4.4.1. TX lähtestamine ja lähtestamise järjekord
F-Tile Serial Lite IV Intel FPGA IP TX-i lähtestamise järjestus on järgmine: 1. Kinnitage tx_pcs_fec_phy_reset_n, tx_core_rst_n ja reconfig_reset
samaaegselt F-tile kõva IP-, MAC- ja ümberkonfigureerimisplokkide lähtestamiseks. Pärast tx_reset_ack ootamist vabastage tx_pcs_fec_phy_reset_n ja lähtestage uuesti seadistus, et tagada plokkide õige lähtestamine. 2. Seejärel kinnitab IP pärast tx_pcs_fec_phy_reset_n lähtestamise vabastamist signaale phy_tx_lanes_stable, tx_pll_locked ja phy_ehip_ready, mis näitab, et TX PHY on edastamiseks valmis. 3. Signaal tx_core_rst_n katkeb pärast phy_ehip_ready signaali kõrget taset. 4. IP alustab IDLE-märkide edastamist MII liidesel, kui MAC on lähtestatud. TX-radade joondamine ja kallutamine pole nõutud, kuna kõik sõidurajad kasutavad sama kella. 5. IDLE-märkide edastamise ajal kinnitab MAC signaali tx_link_up. 6. Seejärel hakkab MAC kindla intervalliga edastama ALIGN-i, mis on seotud START/END või END/START CW-ga, et algatada ühendatud vastuvõtja sõiduraja joondamise protsess.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 38

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 26.

TX lähtestamise ja lähtestamise ajastusskeem
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _locked

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX-i lähtestamine ja lähtestamise järjekord
F-Tile Serial Lite IV Intel FPGA IP RX-i lähtestamise järjestus on järgmine:
1. F-tile kõva IP-, MAC- ja ümberkonfigureerimisplokkide lähtestamiseks kinnitage samaaegselt rx_pcs_fec_phy_reset_n, rx_core_rst_n ja reconfig_reset. Pärast rx_reset_ack ootamist vabastage rx_pcs_fec_phy_reset_n ja lähtestage uuesti seadistus, et tagada plokkide õige lähtestamine.
2. Seejärel kinnitab IP pärast kohandatud PCS-i lähtestamise vabastamist signaali phy_rx_pcs_ready, mis näitab, et RX PHY on edastamiseks valmis.
3. Rx_core_rst_n signaal katkeb pärast seda, kui signaal phy_rx_pcs_ready läheb kõrgeks.
4. IP alustab raja joondamise protsessi pärast RX MAC-i lähtestamise vabastamist ja ALIGN-i vastuvõtmist, mis on seotud START/END või END/START CW-ga.
5. RX deskew plokk kinnitab rx_link_up signaali, kui kõigi radade joondamine on lõppenud.
6. Seejärel kinnitab IP kasutajaloogikale signaali rx_link_up, mis näitab, et RX link on valmis andmete vastuvõtmist alustama.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 39

4. Funktsionaalne kirjeldus 683074 | 2022.04.28

Joonis 27. RX-i lähtestamise ja lähtestamise ajastusskeem
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. Ühenduskiiruse ja ribalaiuse efektiivsuse arvutamine

F-Tile Serial Lite IV Intel FPGA IP ribalaiuse tõhususe arvutus on järgmine:

Ribalaiuse tõhusus = töötlemata_kiirus * 64/66 * (sarivastuse_suurus – sarivõtte_suurus_ovhd) / sarivõtte_suurus * [joondusmarkeri_periood / (joondusmarkeri_periood + joondusmarkeri_laius)] * [(srl4_align_period – 2) / srl4_align_period]

Tabel 17. Ribalaiuse tõhususe muutujad Kirjeldus

Muutuv

Kirjeldus

toores_kiirus sarivõtte_suurus

See on jadaliidese abil saavutatav bitikiirus. raw_rate = SERDES laius * transiiveri taktsagedus Näitample: töötlemata_kiirus = 64 * 402.812500 Gbps = 25.78 Gbps
Sarivõtte suuruse väärtus. Keskmise ribalaiuse efektiivsuse arvutamiseks kasutage ühist sarivõtte suuruse väärtust. Maksimaalse kiiruse saavutamiseks kasutage maksimaalse sarivõtte suuruse väärtust.

burst_size_ovhd

Sarivõtte suuruse üldkulu väärtus.
Täisrežiimis viitab burst_size_ovhd väärtus START ja END seotud CW-dele.
Põhirežiimis pole burst_size_ovhd-d, kuna puuduvad START ja END seotud CW-d.

align_marker_period

Perioodi väärtus, millesse joondusmarker sisestatakse. Väärtus on 81920 taktisagedust kompileerimiseks ja 1280 kiireks simuleerimiseks. See väärtus saadakse PCS-i kõvaloogikast.

align_marker_width srl4_align_period

Kellatsüklite arv, mille puhul kehtivat joondusmarkeri signaali hoitakse kõrgel.
Kella tsüklite arv kahe joondusmarkeri vahel. Selle väärtuse saate määrata IP-parameetrite redaktori parameetri Joondusperioodi abil.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 40

Saada tagasisidet

4. Funktsionaalne kirjeldus 683074 | 2022.04.28
Ühenduskiiruse arvutused on järgmised: Efektiivkiirus = ribalaiuse efektiivsus * raw_rate Maksimaalse kasutaja taktsageduse saate järgmise võrrandiga. Maksimaalse kasutaja taktsageduse arvutamine eeldab pidevat andmevoogedastust ja kasutajaloogikas ei toimu IDLE-tsüklit. See määr on oluline FIFO kasutajaloogika kujundamisel, et vältida FIFO ületäitumist. Maksimaalne kasutaja taktsagedus = efektiivne kiirus / 64

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 41

683074 | 2022.04.28 Saada tagasisidet

5. Parameetrid

Tabel 18. F-Tile Serial Lite IV Intel FPGA IP parameetri kirjeldus

Parameeter

Väärtus

Vaikimisi

Kirjeldus

Üldised disainivalikud

PMA modulatsiooni tüüp

· PAM4 · NRZ

PAM4

Valige PCS-i modulatsioonirežiim.

PMA tüüp

· FHT · FGT

FGT

Valib transiiveri tüübi.

PMA andmeedastuskiirus

· PAM4 režiimi jaoks:
— FGT transiiveri tüüp: 20 Gbps 58 Gbps
— FHT transiiveri tüüp: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ-režiimi jaoks:
— FGT transiiveri tüüp: 10 Gbps 28.05 Gbps
— FHT transiiveri tüüp: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

Määrab efektiivse andmeedastuskiiruse transiiveri väljundis, mis sisaldab edastus- ja muid üldkulusid. Väärtus arvutatakse IP järgi, ümardades Gbps ühikutes ühe kümnendkohani.

PMA režiim

· Dupleks · Tx · Rx

Dupleks

FHT transiiveri tüübi puhul on toetatud suund ainult dupleks. FGT transiiveri tüübi puhul on toetatud suund Duplex, Tx ja Rx.

PMA arv

· PAM4 režiimi jaoks:

sõidurajad

- 1 kuni 12

· NRZ-režiimi jaoks:

- 1 kuni 16

Valige radade arv. Simpleksdisaini puhul on toetatud radade arv 1.

PLL võrdlustaktsagedus

· FHT transiiveri tüübi jaoks: 156.25 MHz
· FGT transiiveri tüübi puhul: 27.5 MHz 379.84375 MHz, sõltuvalt valitud transiiveri andmeedastuskiirusest.

· FHT transiiveri tüübi jaoks: 156.25 MHz
· FGT transiiveri tüübi jaoks: 165 MHz

Määrab transiiveri taktsageduse.

Süsteemi PLL

—

võrdluskell

sagedus

170 MHz

Saadaval ainult FHT transiiveri tüübi jaoks. Määrab süsteemi PLL-i võrdluskella ja seda kasutatakse süsteemi PLL-kella genereerimiseks F-Tile Reference ja System PLL-kellade Intel FPGA IP sisendina.

Süsteemi PLL sagedus
Joondamisperiood

— 128 65536

Luba RS-FEC

Luba

876.5625 MHz 128 Luba

Määrab süsteemi PLL-i taktsageduse.
Määrab joondusmarkeri perioodi. Väärtus peab olema x2. RS-FEC-funktsiooni lubamiseks lülitage see sisse.
jätkus…

ISO 9001:2015 registreeritud

5. Parameetrid 683074 | 2022.04.28

Parameeter

Väärtus

Vaikimisi

Kirjeldus

Keela

PAM4 PCS modulatsioonirežiimi jaoks on RS-FEC alati lubatud.

Kasutajaliides

Voogesituse režiim

· TÄIS · BASIC

Täis

Valige IP jaoks andmete voogesitus.

Täis: see režiim saadab kaadris paketi alguse ja lõpu tsükli.

Põhiline: see on puhas voogedastusrežiim, kus ribalaiuse suurendamiseks saadetakse andmeid ilma paketi alguse, tühja ja paketi lõputa.

Luba CRC

Luba Keela

Keela

Lülitage sisse, et lubada CRC vigade tuvastamine ja parandamine.

Luba automaatne joondamine

Luba Keela

Keela

Automaatse sõiduraja joondamise funktsiooni lubamiseks lülitage see sisse.

Luba silumise lõpp-punkt

Luba Keela

Keela

Kui see on sisse lülitatud, sisaldab F-Tile Serial Lite IV Intel FPGA IP manustatud silumispunkti, mis loob sisemiselt ühenduse Avaloni mälukaardistatud liidesega. IP saab teostada teatud teste ja silumisfunktsioone läbi JTAG kasutades süsteemikonsooli. Vaikeväärtus on Väljas.

Simplex Merging (See parameetri säte on saadaval ainult siis, kui valite FGT dual simplex kujunduse.)

RSFEC on lubatud teisel Serial Lite IV Simplex IP-l, mis on paigutatud samale FGT kanalile (kanalitele)

Luba Keela

Keela

Lülitage see suvand sisse, kui vajate F-Tile Serial Lite IV Intel FPGA IP konfiguratsiooni kombinatsiooni, kus RS-FEC on lubatud ja keelatud kahe simpleksi kujundusega NRZ transiiveri režiimi jaoks, kus nii TX kui ka RX on paigutatud samale FGT-le kanal(id).

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 43

683074 | 2022.04.28 Saada tagasisidet

6. F-Tile Serial Lite IV Inteli FPGA IP-liidese signaalid

6.1. Kella signaalid

Tabel 19. Kella signaalid

Nimi

Laiuse suund

Kirjeldus

tx_core_clkout

Väljund TX-tuumkell TX-i kohandatud PCS-liidese, TX MAC-i ja kasutajaloogika jaoks

TX andmetee.

See kell genereeritakse kohandatud PCS-i plokist.

rx_core_clkout

Väljund RX-tuumkell RX-i kohandatud PCS-liidese jaoks, RX-i deskew FIFO, RX MAC

ja kasutajaloogika RX andmeteel.

See kell genereeritakse kohandatud PCS-i plokist.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

Sisend Transiiveri võrdluskell.

Kui transiiveri tüübiks on seatud FGT, ühendage see kell Intel FPGA IP F-Tile Reference ja System PLL Clocks väljundsignaaliga (out_refclk_fgt_0). Kui transiiveri tüübiks on määratud FHT, looge ühendus

see kell F-Tile Reference ja System PLL Clocks Intel FPGA IP väljundsignaalile (out_fht_cmmpll_clk_0).

Toetatud sagedusvahemiku kohta vaadake jaotist Parameetrid.

Sisend Transiiveri ümberkonfigureerimise liidese sisendkell.

Kellasagedus on 100 kuni 162 MHz.

Ühendage see sisend kellasignaal väliste kellaahelate või ostsillaatoritega.

Sisend Transiiveri ümberkonfigureerimise liidese sisendkell.

Kellasagedus on 100 kuni 162 MHz.

Ühendage see sisend kellasignaal väliste kellaahelate või ostsillaatoritega.

out_systempll_clk_ 1

Sisend

Süsteemi PLL kell.
Ühendage see kell F-Tile Reference ja System PLL Clocks Intel FPGA IP väljundsignaaliga (out_systempll_clk_0).

Seotud teabe parameetrid lk 42

6.2. Lähtesta signaalid

Tabel 20. Signaalide lähtestamine

Nimi

Laiuse suund

tx_core_rst_n

Sisend

Kella domeen asünkroonne

rx_core_rst_n

Sisend

Asünkroonne

tx_pcs_fec_phy_reset_n 1

Sisend

Asünkroonne

Kirjeldus

Aktiivne-madal lähtestamise signaal. Lähtestab F-Tile Serial Lite IV TX MAC-i.

Aktiivne-madal lähtestamise signaal. Lähtestab F-Tile Serial Lite IV RX MAC-i.

Aktiivne-madal lähtestamise signaal.

jätkus…

ISO 9001:2015 registreeritud

6. F-Tile Serial Lite IV Inteli FPGA IP-liidese signaalid 683074 | 2022.04.28

Nimi

Laiuse suuna kella domeen

Kirjeldus

Lähtestab F-Tile Serial Lite IV TX kohandatud PCS-i.

rx_pcs_fec_phy_reset_n 1

Sisend

Asünkroonne

Aktiivne-madal lähtestamise signaal. Lähtestab F-Tile Serial Lite IV RX kohandatud PCS-i.

reconfig_reset

Sisend

reconfig_clk Aktiivne-kõrge lähtestamise signaal.

Lähtestab Avaloni mäluga kaardistatud liidese ümberkonfigureerimisploki.

reconfig_sl_reset

Sisend reconfig_sl_clk Aktiivne-kõrge lähtestamise signaal.

Lähtestab Avaloni mäluga kaardistatud liidese ümberkonfigureerimisploki.

6.3. MAC signaalid

Tabel 21.

TX MAC signaalid
Selles tabelis tähistab N IP-parameetrite redaktoris määratud radade arvu.

Nimi

Laius

Suunakella domeen

Kirjeldus

tx_avs_ready

Väljund tx_core_clkout Avaloni voogedastussignaal.

Kui kinnitatakse, näitab, et TX MAC on valmis andmeid vastu võtma.

tx_avs_data

· (64*N)*2 (PAM4 režiim)
· 64*N (NRZ-režiim)

Sisend

tx_core_clkout Avaloni voogedastussignaal. TX andmed.

tx_avs_channel

Sisend tx_core_clkout Avaloni voogedastussignaal.

Praeguses tsüklis edastatavate andmete kanali number.

See signaal pole põhirežiimis saadaval.

tx_avs_valid

Sisend tx_core_clkout Avaloni voogedastussignaal.

Kui kinnitatakse, näitab, et TX andmesignaal on kehtiv.

tx_avs_startofpacket

Sisend tx_core_clkout Avaloni voogedastussignaal.

Kui kinnitatakse, näitab TX-andmepaketi algust.

Kinnitage iga paketi jaoks ainult üks kella tsükkel.

See signaal pole põhirežiimis saadaval.

tx_avs_endofpacket

Sisend tx_core_clkout Avaloni voogedastussignaal.

Kui kinnitatakse, näitab TX-andmepaketi lõppu.

Kinnitage iga paketi jaoks ainult üks kella tsükkel.

See signaal pole põhirežiimis saadaval.

tx_avs_empty

Sisend tx_core_clkout Avaloni voogedastussignaal.

Näitab kehtetute sõnade arvu TX-andmete viimases paketis.

See signaal pole põhirežiimis saadaval.

tx_num_valid_bytes_eob

Sisend

tx_core_clkout

Näitab kehtivate baitide arvu viimase saristuse viimases sõnas. See signaal pole põhirežiimis saadaval.
jätkus…

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 45

6. F-Tile Serial Lite IV Inteli FPGA IP-liidese signaalid 683074 | 2022.04.28

Nimi tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

Laius 1
1 1
N 5

Suunakella domeen

Kirjeldus

Sisend

tx_core_clkout

Kui seda kinnitatakse, käivitab see signaal kasutaja määratud teabetsükli.
Kinnitage see signaal samal kellatsüklil kui paketi tx_startofstart.
See signaal pole põhirežiimis saadaval.

Väljund tx_core_clkout Kui see on kinnitatud, näitab TX-andmesideühendust andmete edastamiseks valmis.

Väljund

tx_core_clkout

Kui seda kinnitatakse, algatab see signaal radade ümberjoondamise.
Kinnitage see signaal ühe taktitsükli jooksul, et käivitada MAC saatma ALIGN CW.

Sisend

tx_core_clkout Kui seda väidetakse, sisestab MAC valitud radadele CRC32 vea.

Väljund tx_core_clkout Ei kasutata.

Järgmine ajastusskeem näitab eksamp10 sõna TX andmeedastus kasutaja loogikast 10 TX jadariba kaudu.

Joonis 28.

TX andmeedastuse ajastusskeem
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

Rada 0

…………

STRT 0 10

N-10 END STRT 0

Rada 1

…………

STRT 1 11

N-9 END STRT 1

N-10 LÕPP TÜHEKÄILI N-9 LÕPP TÜHEKÜLG

Rada 9

…………

STRT 9 19

N-1 END STRT 9

N-1 LÕPP TÜHEKÄILI

Tabel 22.

RX MAC signaalid
Selles tabelis tähistab N IP-parameetrite redaktoris määratud radade arvu.

Nimi

Laius

Suunakella domeen

Kirjeldus

rx_avs_ready

Sisend rx_core_clkout Avaloni voogedastussignaal.

Kui see on kinnitatud, näitab, et kasutaja loogika on valmis andmeid vastu võtma.

rx_avs_data

(64*N)*2 (PAM4 režiim)
64*N (NRZ-režiim)

Väljund

rx_core_clkout Avaloni voogedastussignaal. RX andmed.

rx_avs_channel

Väljund rx_core_clkout Avaloni voogedastussignaal.

Kanali number andmete jaoks

saadud jooksval tsüklil.

See signaal pole põhirežiimis saadaval.

rx_avs_valid

Väljund rx_core_clkout Avaloni voogedastussignaal.

jätkus…

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 46

Saada tagasisidet

6. F-Tile Serial Lite IV Inteli FPGA IP-liidese signaalid 683074 | 2022.04.28

Nimi

Laius

Suunakella domeen

Kirjeldus

Kui kinnitatakse, näitab, et RX-andmesignaal on kehtiv.

rx_avs_startofpacket

Väljund rx_core_clkout Avaloni voogedastussignaal.

Kui see on kinnitatud, näitab RX-andmepaketi algust.

Kinnitage iga paketi jaoks ainult üks kella tsükkel.

See signaal pole põhirežiimis saadaval.

rx_avs_endofpacket

Väljund rx_core_clkout Avaloni voogedastussignaal.

Kui kinnitatakse, näitab RX-andmepaketi lõppu.

Kinnitage iga paketi jaoks ainult üks kella tsükkel.

See signaal pole põhirežiimis saadaval.

rx_avs_empty

Väljund rx_core_clkout Avaloni voogedastussignaal.

Näitab mittekehtivate sõnade arvu RX-andmete viimases sarivõttes.

See signaal pole põhirežiimis saadaval.

rx_num_valid_bytes_eob

Väljund

rx_core_clkout Näitab kehtivate baitide arvu viimase sarivõtte viimases sõnas.
See signaal pole põhirežiimis saadaval.

rx_is_usr_cmd

Väljund rx_core_clkout Kui see on väidetud, algatab see signaal kasutaja

määratletud teabetsükkel.

Kinnitage see signaal samal kellatsüklil kui paketi tx_startofstart.

See signaal pole põhirežiimis saadaval.

rx_link_up

Väljund rx_core_clkout Kui see on kinnitatud, näitab RX-i andmelinki

on andmete vastuvõtmiseks valmis.

rx_link_reinit

Sisend rx_core_clkout Kui seda kinnitatakse, algatab see signaal sõidurajad

ümber joondamine.

Kui keelate Enable Auto Alignment, kinnitage see signaal ühe kella tsükli jooksul, et käivitada MAC radade ümber joondamiseks. Kui suvand Enable Auto Alignment on seatud, joondab MAC rajad automaatselt ümber.

Ärge kinnitage seda signaali, kui on määratud Luba automaatne joondus.

rx_error

(N*2*2)+3 (PAM4 režiim)
(N*2)*3 (NRZ-režiim)

Väljund

rx_core_clkout

Kui see on kinnitatud, näitab RX-i andmeteel esinevaid tõrketingimusi.
· [(N*2+2):N+3] = näitab konkreetse raja PCS-i viga.
· [N+2] = Näitab joondusviga. Kui see bitt on kinnitatud, taasalustage raja joondus.
· [N+1]= Näitab, et andmed edastatakse kasutajaloogikasse, kui kasutajaloogika pole valmis.
· [N] = Tähistab joonduse kadumist.
· [(N-1):0] = Näitab, et andmed sisaldavad CRC viga.

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 47

6. F-Tile Serial Lite IV Inteli FPGA IP-liidese signaalid 683074 | 2022.04.28

6.4. Transiiveri ümberkonfigureerimise signaalid

Tabel 23.

PCS-i ümberkonfigureerimise signaalid
Selles tabelis tähistab N IP-parameetrite redaktoris määratud radade arvu.

Nimi

Laius

Suunakella domeen

Kirjeldus

reconfig_sl_read

Sisestage reconfig_sl_ PCS-i uuesti seadistamise lugemiskäsk

clk

signaale.

reconfig_sl_write

Sisend reconfig_sl_ PCS-i ümberseadistuse kirjutamine

clk

käsusignaalid.

reconfig_sl_address

14 bitti + clogb2N

Sisend

reconfig_sl_ clk

Määrab PCS-i ümberkonfigureerimise Avaloni mäluga kaardistatud liidese aadressi valitud rajal.
Igal rajal on 14 bitti ja ülemised bitid viitavad raja nihkele.
Example, 4-rajalise NRZ/PAM4 disaini jaoks, kus reconfig_sl_address[13:0] viitab aadressi väärtusele:
· reconfig_sl_address[15:1 4] on seatud väärtusele 00 = raja 0 aadress.
· reconfig_sl_address[15:1 4] on seatud väärtusele 01 = raja 1 aadress.
· reconfig_sl_address[15:1 4] on seatud väärtusele 10 = raja 2 aadress.
· reconfig_sl_address[15:1 4] on seatud väärtusele 11 = raja 3 aadress.

reconfig_sl_readdata

Output reconfig_sl_ Määrab PCS-i ümberkonfigureerimise andmed

clk

lugeda valmis tsükliga a

valitud sõidurada.

reconfig_sl_waitrequest

Väljund reconfig_sl_ tähistab PCS-i ümberkonfigureerimist

clk

Avalon mälukaardistatud liides

seiskumissignaal valitud sõidurajal.

reconfig_sl_writedata

Input reconfig_sl_ Määrab PCS-i ümberseadistusandmed

clk

kirjutada kirjutustsüklile a

valitud sõidurada.

reconfig_sl_readdata_vali

Väljund

reconfig_sl_ Määrab PCS-i ümberkonfigureerimise

clk

vastuvõetud andmed kehtivad valitud

sõidurada.

Tabel 24.

F-Tile kõva IP ümberkonfigureerimise signaalid
Selles tabelis tähistab N IP-parameetrite redaktoris määratud radade arvu.

Nimi

Laius

Suunakella domeen

Kirjeldus

reconfig_read

Sisend reconfig_clk PMA ümberseadistuse lugemine

käsusignaalid.

reconfig_write

Sisend reconfig_clk PMA ümberseadistuse kirjutamine

käsusignaalid.

reconfig_address

18 bitti + ummistus2bN

Sisend

reconfig_clk

Määrab PMA Avaloni mälukaardistatud liidese aadressi valitud rajal.
jätkus…

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 48

Saada tagasisidet

6. F-Tile Serial Lite IV Inteli FPGA IP-liidese signaalid 683074 | 2022.04.28

Nimi
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

Laius
32 1 32 1

Suunakella domeen

Kirjeldus

Mõlemas PAM4 reklaami NRZ režiimis on igal rajal 18 bitti ja ülejäänud ülemised bitid viitavad raja nihkele.
Example, 4-rajalise disaini jaoks:
· reconfig_address[19:18] on seatud väärtusele 00 = raja 0 aadress.
· reconfig_address[19:18] on seatud väärtusele 01 = raja 1 aadress.
· reconfig_address[19:18] on seatud väärtusele 10 = raja 2 aadress.
· reconfig_address[19:18] on seatud väärtusele 11 = raja 3 aadress.

Väljund

reconfig_clk Määrab PMA andmed, mida loetakse valmis tsükliga valitud rajal.

Väljund

reconfig_clk Esindab PMA Avaloni mälukaardistatud liidese seiskumissignaali valitud rajal.

Sisend

reconfig_clk Määrab valitud raja kirjutustsüklis kirjutatavad PMA andmed.

Väljund

reconfig_clk Määrab PMA ümberkonfigureerimise vastuvõetud andmed kehtivad valitud rajal.

6.5. PMA signaalid

Tabel 25.

PMA signaalid
Selles tabelis tähistab N IP-parameetrite redaktoris määratud radade arvu.

Nimi

Laius

Suunakella domeen

Kirjeldus

phy_tx_lanes_stable

N*2 (PAM4 režiim)
N (NRZ-režiim)

Väljund

Asünkroonne Kui kinnitatakse, näitab, et TX andmetee on andmete saatmiseks valmis.

tx_pll_locked

N*2 (PAM4 režiim)
N (NRZ-režiim)

Väljund

Asünkroonne Kui kinnitatakse, näitab, et TX PLL on saavutanud lukustuse oleku.

phy_ehip_ready

N*2 (PAM4 režiim)
N (NRZ-režiim)

Väljund

Asünkroonne

Kui kinnitatakse, näitab, et kohandatud PCS on sisemise lähtestamise lõpetanud ja edastamiseks valmis.
See signaal kehtib pärast tx_pcs_fec_phy_reset_n ja tx_pcs_fec_phy_reset_nare deasserted.

tx_serial_data

Väljund TX jadakell TX jadaviigud.

rx_serial_data

Sisend RX jadakell RX jadaviigud.

phy_rx_block_lock

N*2 (PAM4 režiim)
N (NRZ-režiim)

Väljund

Asünkroonne Kui kinnitatakse, näitab, et 66b ploki joondamine on radade jaoks lõppenud.

rx_cdr_lock

N*2 (PAM4 režiim)

Väljund

Asünkroonne

Kui kinnitatakse, näitab, et taastatud kellad on andmete jaoks lukustatud.
jätkus…

Saada tagasisidet

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 49

6. F-Tile Serial Lite IV Inteli FPGA IP-liidese signaalid 683074 | 2022.04.28

Nimetage phy_rx_pcs_ready phy_rx_hi_ber

Laius

Suunakella domeen

Kirjeldus

N (NRZ-režiim)

N*2 (PAM4 režiim)
N (NRZ-režiim)

Väljund

Asünkroonne

Kui kinnitatakse, näitab, et vastava Etherneti kanali RX-rajad on täielikult joondatud ja valmis andmeid vastu võtma.

N*2 (PAM4 režiim)
N (NRZ-režiim)

Väljund

Asünkroonne

Kui kinnitatakse, näitab, et vastava Etherneti kanali RX PCS on HI BER olekus.

F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend 50

Saada tagasisidet

683074 | 2022.04.28 Saada tagasisidet

7. Projekteerimine F-Tile Serial Lite IV Intel FPGA IP-ga

7.1. Lähtestage juhised
Süsteemitaseme lähtestamise rakendamiseks järgige neid lähtestamisjuhiseid.
· Siduge tx_pcs_fec_phy_reset_n ja rx_pcs_fec_phy_reset_n signaalid süsteemi tasandil kokku, et lähtestada TX ja RX PCS samaaegselt.
· Kinnitage samaaegselt signaale tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n ja reconfig_reset. Lisateavet IP lähtestamise ja lähtestamise jadade kohta leiate jaotisest Lähtestamine ja lingi lähtestamine.
· Hoidke signaale tx_pcs_fec_phy_reset_n ja rx_pcs_fec_phy_reset_n madalal ja reconfig_reset signaali kõrgel ning oodake, kuni tx_reset_ack ja rx_reset_ack lähtestavad F-plaadi kõva IP ja ümberseadistusplokid õigesti.
· FPGA-seadmete vahelise kiire ühendamise saavutamiseks lähtestage ühendatud F-Tile Serial Lite IV Inteli FPGA IP-d samal ajal. Vaadake jaotist F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend, et saada teavet IP TX- ja RX-lingi jälgimise kohta tööriistakomplekti abil.
Seotud teave
· Lähtestage ja lingi lähtestamine lk 37
· F-Tile Serial Lite IV Intel FPGA IP Design Example Kasutusjuhend

7.2. Vigade käsitlemise juhised

Järgmises tabelis on toodud veakäsitluse juhised tõrketingimuste kohta, mis võivad ilmneda F-Tile Serial Lite IV Inteli FPGA IP-kujundusega.

Tabel 26. Veaseisund ja käsitsemisjuhised

Vea seisund
Üks või mitu rada ei suuda pärast etteantud ajavahemikku sidet luua.

Juhised
Rakenduse tasemel lingi lähtestamiseks rakendage ajalõpusüsteem.

Rada kaotab side pärast side loomist.
Rada kaotab side kallutamise ajal.

See võib juhtuda pärast andmeedastusfaasi või selle ajal. Rakendage lingi kadumise tuvastamine rakenduse tasemel ja lähtestage link.
Rakendage lingi taasinitsialiseerimise protsess vigasele rajale. Peate tagama, et tahvli marsruutimine ei ületaks 320 kasutajaliidest.

Kaotada sõiduradade joondamine pärast kõigi radade joondamist.

See võib juhtuda pärast andmeedastuse etappe või nende ajal. Raja joondamise protsessi taaskäivitamiseks rakendage rakenduse tasemel sõiduraja joondamise kadumise tuvastamine.

ISO 9001:2015 registreeritud

683074 | 2022.04.28 Saada tagasisidet

8. F-Tile Serial Lite IV Intel FPGA IP kasutusjuhendi arhiivid

IP-versioonid on samad, mis Intel Quartus Prime Design Suite'i tarkvaraversioonid kuni v19.1-ni. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 või uuemast on IP-tuumadel uus IP-versiooniskeem.

Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

Intel Quartus Prime versioon
21.3

IP Core versioon 3.0.0

Kasutusjuhend F-Tile Serial Lite IV Intel® FPGA IP kasutusjuhend

ISO 9001:2015 registreeritud

683074 | 2022.04.28 Saada tagasisidet

9. Dokumenteerige F-Tile Serial Lite IV Intel FPGA IP kasutusjuhendi versioonide ajalugu

Dokumendi versioon 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime versioon
22.1
21.3 21.3 21.2

IP-versioon 5.0.0
3.0.0 3.0.0 2.0.0

Muudatused
· Värskendatud tabel: F-Tile Serial Lite IV Intel FPGA IP-funktsioonid — värskendatud andmeedastuse kirjeldus koos täiendava FHT-transiiveri kiiruse toega: 58G NRZ, 58G PAM4 ja 116G PAM4
· Värskendatud tabel: F-Tile Serial Lite IV Intel FPGA IP parameetri kirjeldus — lisatud uus parameeter. · Süsteemi PLL-i võrdlustakti sagedus · Luba silumise lõpp-punkt — värskendatud PMA andmeedastuskiiruse väärtusi.
· Uuendati andmeedastuse kirjeldust tabelis: F-Tile Serial Lite IV Intel FPGA IP funktsioonid.
· Selguse huvides nimetati tabeli nimi IP ümber F-Tile Serial Lite IV Intel FPGA IP parameetri kirjelduseks jaotises Parameetrid.
· Värskendatud tabel: IP-parameetrid: — lisati uus parameeter – RSFEC, mis on lubatud teisel Serial Lite IV Simplex IP-l, mis on paigutatud samale FGT-kanalile/kanalitele. — Värskendati transiiveri võrdlustakti sageduse vaikeväärtusi.
Esialgne vabastamine.

ISO 9001:2015 registreeritud

Dokumendid / Ressursid

	intel F Tile Serial Lite IV Intel FPGA IP [pdfKasutusjuhend F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdfKasutusjuhend F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP

Viited

Kasutusjuhend

F Tile Serial Lite IV Intel FPGA IP

Dokumendid / Ressursid

Viited

Jäta kommentaar

Tühista vastus