Intel® FPGA P-Tile Avalon ®
Voogesituse IP PCI Expressi jaoks*
Disain ntample Kasutusjuhend
Värskendatud Intel® jaoks
Quartus® Prime Design Suite: 21.3
IP-versioon: 6.0.0
Kasutusjuhend
Disain ntample Kirjeldus
1.1. Programmeeritud sisendi/väljundi (PIO) konstruktsiooni funktsionaalne kirjeldus Näitample
PIO disain example teostab mäluülekandeid hostprotsessorist sihtseadmesse. Selles eksample, nõuab hostprotsessor ühe sõnaga MemRd ja emWr
TLP-d.
PIO disain example loob automaatselt fileSee on vajalik Intel Prime'i tarkvaras simuleerimiseks ja kompileerimiseks. Disain example hõlmab laia valikut parameetreid. Siiski ei hõlma see PCIe jaoks mõeldud P-Tile Hard IP kõiki võimalikke parameetreid.
See disain example sisaldab järgmisi komponente:
- Loodud P-Tile Avaloni voogesituse kõva IP lõpp-punkti variant (DUT) teie määratud parameetritega. See komponent juhib PIO-rakendusse vastuvõetud TLP-andmeid
- PIO-rakenduse (APPS) komponent, mis teostab vajaliku tõlke PCI Expressi TLP-de ja lihtsa Avalon-MM-i vahel, kirjutab ja loeb kiibimällu.
- Kiibisisene mälu (MEM) komponent. 1 × 16 disaini jaoks, ntample, koosneb kiibisisene mälu ühest 16 KB mäluplokist. 2 × 8 disaini jaoks, ntample, koosneb kiibisisene mälu kahest 16 KB mäluplokist.
- Reset Release IP: see IP hoiab juhtahelat lähtestatuna, kuni seade on täielikult sisenenud kasutajarežiimi. FPGA kinnitab INIT_DONE väljundit, et anda märku, et seade on kasutajarežiimis. Reset Release IP genereerib sisemise INIT_DONE signaali ümberpööratud versiooni, et luua nINIT_DONE väljund, mida saate oma disaini jaoks kasutada. Signaal nINIT_DONE on kõrge, kuni kogu seade lülitub kasutajarežiimi. Pärast nINIT_DONE kinnitamist (madal) on kogu loogika kasutajarežiimis ja töötab normaalselt. Saate kasutada signaali nINIT_DONE ühel järgmistest viisidest.
- Välise või sisemise lähtestamise väravaks.
- Transiiveri ja I/O PLL-ide lähtestamise sisendi väramiseks.
- Disainiplokkide (nt sisseehitatud mäluplokkide, olekumasina ja nihkeregistrite) kirjutamise lubamise väravaks.
- Sõiduregistri sünkroonseks lähtestamiseks lähtestage oma disaini sisendpordid.
Simulatsiooni testpink loob PIO disaini ntample ja juurporti BFM sihtlõpp-punktiga liidestamiseks.
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO 9001:2015 registreeritud
Joonis 1. Plokkskeem platvormide kujundaja PIO 1 × 16 disaini jaoks Example Simulation Testbench
Joonis 2. Plokkskeem platvormide kujundaja PIO 2 × 8 disaini jaoks Example Simulation Testbench
Testprogramm kirjutab ja loeb andmeid tagasi samast kohast kiibimälus. See võrdleb loetud andmeid oodatud tulemusega. Kui vigu ei esine, kuvatakse test „Simulatsioon peatati eduka lõpuleviimise tõttu”. P-Tile Avalon
Voogesituse kujundus ntample toetab järgmisi konfiguratsioone:
- Gen4 x16 lõpp-punkt
- Gen3 x16 lõpp-punkt
- Gen4 x8x8 lõpp-punkt
- Gen3 x8x8 lõpp-punkt
Märkus. Simulatsiooni katsestend PCIe x8x8 PIO disaini jaoks, ntample on konfigureeritud ühe PCIe x8 lingi jaoks, kuigi tegelik disain rakendab kahte PCIe x8 linki.
Märkus. See disain example toetab ainult vaikesätteid P-tile Avalon Streaming IP for PCI Express parameetrite redaktoris.
Joonis 3. Platvormi kujundaja süsteemi sisu P-Tile Avalon Streaming PCI Express 1 × 16 PIO Design Ex jaoksample
Platvormi kujundaja loob selle kujunduse kuni Gen4 x16 variantide jaoks.
Joonis 4. Platvormi kujundaja süsteemi sisu P-Tile Avalon Streaming PCI Express 2 × 8 PIO Design Ex jaoksample
Platvormi kujundaja loob selle kujunduse kuni Gen4 x8x8 variantide jaoks.
1.2. Funktsionaalne kirjeldus Single Root I/O virtualiseerimise (SR-IOV) disaini jaoks Example
SR-IOV disain example teostab mäluülekandeid hostprotsessorist sihtseadmesse. See toetab kuni kahte PF-i ja 32 VF-i PF kohta.
SR-IOV disain example loob automaatselt fileSee on vajalik Intel Quartus Prime'i tarkvaras simuleerimiseks ja kompileerimiseks. Koostatud kujunduse saate alla laadida aadressile
Intel Stratix® 10 DX arenduskomplekt või Intel Agilex™ arenduskomplekt.
See disain example sisaldab järgmisi komponente:
- Loodud P-Tile Avalon Streaming (Avalon-ST) IP lõpp-punkti variant (DUT) teie määratud parameetritega. See komponent juhib vastuvõetud TLP-andmed SR-IOV-rakendusse.
- SR-IOV rakenduse (APPS) komponent, mis teostab vajaliku tõlke PCI Expressi TLP-de ja lihtsa Avalon-ST vahel, kirjutab ja loeb kiibisesse mällu. SR-IOV APPS komponendi jaoks genereerib mälu lugemise TLP andmetega lõpuleviimise.
- SR-IOV disaini jaoks, ntampKahe PF-i ja 32 VF-iga PF-i kohta on 66 mälukohta, midaamppääseb juurde. Kaks PF-i pääsevad juurde kahele mälukohale, samas kui 64 VF-d (2 x 32) pääsevad juurde 64 mälukohale.
- A Release IP lähtestamine.
Simulatsiooni testimispink loob SR-IOV disaini, ntample ja juurporti BFM sihtlõpp-punktiga liidestamiseks.
Joonis 5. Plokkskeem Platvorm Designer SR-IOV 1×16 Design Example Simulation Testbench
Joonis 6. Plokkskeem Platvorm Designer SR-IOV 2×8 Design Example Simulation Testbench
Testprogramm kirjutab ja loeb andmeid tagasi samast asukohast kiibimälus 2 PF-i ja 32 VF-i kohta PF-i kohta. See võrdleb loetud andmeid oodatud andmetega
tulemus. Kui vigu ei esine, kuvatakse test „Simulatsioon peatati eduka lõpuleviimise tõttu”.
SR-IOV disain example toetab järgmisi konfiguratsioone:
- Gen4 x16 lõpp-punkt
- Gen3 x16 lõpp-punkt
- Gen4 x8x8 lõpp-punkt
- Gen3 x8x8 lõpp-punkt
Joonis 7. Platvormi kujundaja süsteemi sisu P-Tile Avalon-ST jaoks koos SR-IOV-ga PCI Express 1 × 16 Design Ex jaoksample
Joonis 8. Platvormi kujundaja süsteemi sisu P-Tile Avalon-ST jaoks koos SR-IOV-ga PCI Express 2 × 8 Design Ex jaoksample
Kiirjuhend
Intel Quartus Prime tarkvara abil saate luua programmeeritud I/O (PIO) kujunduse ntample Intel FPGA P-Tile Avalon-ST kõva IP jaoks PCI Express* IP-tuuma jaoks. Loodud disain ntample peegeldab teie määratud parameetreid. PIO endineample edastab andmed hostprotsessorist sihtseadmesse. See sobib väikese ribalaiusega rakenduste jaoks. See disain example loob automaatselt fileSee on vajalik Intel Quartus Prime'i tarkvaras simuleerimiseks ja kompileerimiseks. Koostatud kujunduse saate alla laadida oma FPGA arendusnõukogusse. Kohandatud riistvarasse allalaadimiseks värskendage Intel Quartus Prime'i sätteid File (.qsf) õigete tihvtide määramisega . Joonis 9. Disaini arendamise sammud Example
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO 9001:2015 registreeritud
2.1. Kataloogi struktuur
Joonis 10. Loodud disainilahenduse kataloogistruktuur Example
2.2. Disaini loomine Example
Joonis 11. Protseduur
- Intel Quartus Prime Pro Editioni tarkvaras looge uus projekt (File ➤ Uue projekti viisard).
- Määrake kataloog, nimi ja tipptaseme olem.
- Projektitüübi jaoks nõustuge vaikeväärtusega Empty project. Klõpsake nuppu Edasi.
- Lisamiseks Files klõpsake nuppu Edasi.
- Perekonna, seadme ja tahvli sätete jaoks valige jaotises Perekond Intel Agilex või Intel Stratix 10.
- Kui valisite viimases etapis Intel Stratix 10, valige rippmenüüst Seade Stratix 10 DX.
- Valige oma disaini jaoks sihtseade.
- Klõpsake nuppu Lõpeta.
- Otsige üles ja lisage IP-kataloogist Intel P-Tile Avalon-ST kõva IP PCI Expressi jaoks.
- Määrake dialoogiboksis Uus IP-variant oma IP-le nimi. Klõpsake nuppu Loo.
- Vahekaartidel Tipptaseme sätted ja PCIe* sätted määrake oma IP-variatsiooni parameetrid. Kui kasutate SR-IOV disaini ntamptehke SR-IOV lubamiseks järgmisi samme:
a. Märkige vahekaardi PCIe* seade vahekaardil PCIe* PCI Express / PCI võimalused ruut Luba mitu füüsilist funktsiooni.
b. Märkige vahekaardil PCIe* Multifunction and SR-IOV System Settings ruut Luba SR-IOV tugi ja määrake PF-ide ja VF-ide arv. x8 konfiguratsioonide puhul märkige ruudud Luba mitu füüsilist funktsiooni ja Luba SR-IOV tugi nii PCIe0 kui ka PCIe1 vahekaartide jaoks.
c. PCIe* MSI-X vahekaardil PCIe* PCI Expressi / PCI võimaluste vahekaardil lubage MSI-X funktsioon vastavalt vajadusele.
d. PCIe* baasaadressiregistrite vahekaardil lubage BAR0 nii PF kui ka VF jaoks.
e. Muid parameetrite seadistusi selle disaini puhul ei toetata, ntample. - On Exampvahekaardil Kujundused, tehke järgmised valikud:
a. Example Kujundus Files, lülitage sisse suvandid Simulatsioon ja Süntees.
Kui te ei vaja neid simulatsioone või sünteesi files, vähendab vastava(te) valiku(te) väljalülitamine oluliselt eksample disaini genereerimise aeg.
b. Loodud HDL-vormingu jaoks on praeguses versioonis saadaval ainult Verilog.
c. Sihtarenduskomplekti jaoks valige kas Intel Stratix 10 DX P-Tile ES1 FPGA arenduskomplekt, Intel Stratix 10 DX P-Tile Production FPGA arenduskomplekt või Intel Agilexi F-seeria P-Tile ES0 FPGA arenduskomplekt.
13. Valige Generate Example Disain disaini loomiseks exampmida saate simuleerida ja riistvarasse alla laadida. Kui valite ühe P-Tile arendusplaatidest, kirjutab sellel plaadil asuv seade Intel Quartus Prime'i projektis varem valitud seadme üle, kui seadmed on erinevad. Kui viip palub teil määrata oma endise kataloogiampdisaini, võite nõustuda vaikekataloogiga ./intel_pcie_ptile_ast_0_example_design või valige mõni muu kataloog.
Joonis 12. Example Disainide vahekaart
- Klõpsake nuppu Lõpeta. Saate oma .ip-i salvestada file küsimisel, kuid eksampdisain.
- Ava endineample disainiprojekt.
- Koostage endineample disainiprojekt faili .sof loomiseks file täieliku endise jaoksample disain. See file on see, mille laadite tahvlile alla riistvara kontrollimiseks.
- Sulgege oma endineample disainiprojekt.
Pange tähele, et te ei saa Intel Quartus Prime'i projektis PCIe viigueraldusi muuta. PCB marsruutimise hõlbustamiseks võite siiski kasutadatage selle IP-ga toetatavatest sõiduraja ümberpööramise ja polaarsuse ümberpööramise funktsioonidest.
2.3. Disaini simuleerimine Example
Simulatsiooni seadistamine hõlmab juurpordi siini funktsionaalse mudeli (BFM) kasutamist P-tile Avalon Streaming IP for PCIe (DUT) kasutamiseks, nagu on näidatud järgmises.
kujund.
Joonis 13. PIO Design Example Simulation Testbench
Lisateavet katsestendi ja selles olevate moodulite kohta leiate jaotisest Testbench lk 15.
Järgmine vooskeem näitab disaini simuleerimise samme ntample:
Joonis 14. Menetlus
- Muutke testbench simulatsiooni kataloogi, / pcie_ed_tb/pcie_ed_tb/sim/ /simulaator.
- Käivitage oma valitud simulaatori simulatsiooniskript. Vaadake allolevat tabelit.
- Analüüsige tulemusi.
Märkus. P-Tile ei toeta paralleelseid PIPE simulatsioone.
Tabel 1. Simulatsiooni käivitamise sammud
| Simulaator | Töökataloog | Juhised |
| ModelSim* SE, Siemens* EDA QuestaSim* – Inteli FPGA väljaanne | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ | 1. Käivitage vsim (sisestades vsim, mis avab konsooliakna, kus saate käivitada järgmised käsud). 2. tehke msim_setup.tcl Märkus. Teise võimalusena võite sammude 1 ja 2 asemel tippida: vsim -c -do msim_setup.tcl. 3. ld_debug 4. jooksma -kõik 5. Edukas simulatsioon lõpeb järgmise teatega: "Simulatsioon peatati eduka lõpuleviimise tõttu!" |
| VCS* | <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs | 1. Tippige sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=”” |
| jätkus… | ||
| Simulaator | Töökataloog | Juhised |
| Märkus. Ülaltoodud käsk on üherealine käsk. 2. Edukas simulatsioon lõpeb järgmise teatega: "Simulatsioon peatati eduka lõpuleviimise tõttu!" Märkus. Simulatsiooni käitamiseks interaktiivses režiimis toimige järgmiselt: (kui olete juba loonud simv-käivitusfaili mitteinteraktiivses režiimis, kustutage failid simv ja simv.diadir) 1. Avage fail vcs_setup.sh file ja lisage VCS-käsule silumissuvand: vcs -debug_access+r 2. Koosta kujundus ntample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Käivitage simulatsioon interaktiivses režiimis: simv -gui & |
See katselaud simuleerib kuni Gen4 x16 varianti.
Kui tõrkeid ei esine, teatab simulatsioon: „Simulatsioon peatati eduka lõpuleviimise tõttu”.
2.3.1. Katselaud
Testbench kasutab konfiguratsiooni ja mälutehingute algatamiseks testdraiveri moodulit altpcietb_bfm_rp_gen4_x16.sv. Käivitamisel kuvab testdraiveri moodul teavet juurpordi ja lõpp-punkti konfiguratsiooniruumi registritest, et saaksite parameetrite redaktori abil määratud parameetritega seostada.
EndineampLe design ja testbench genereeritakse dünaamiliselt konfiguratsiooni põhjal, mille valite PCIe jaoks mõeldud P-Tile IP jaoks. Testpink kasutab parameetreid, mille määrate Intel Quartus Prime'i parameetrite redaktoris. See katselaud simuleerib kuni ×16 PCI Expressi linki, kasutades PCI Expressi jadaliidest. Testpingi disain võimaldab simuleerida korraga rohkem kui ühte PCI Expressi linki. Järgmine joonis näitab kõrget taset view PIO disainist example.
Joonis 15. PIO Design Example Simulation Testbench
Testpingi tipptase loob järgmised peamised moodulid:
- altpcietb_bfm_rp_gen4x16.sv — see on juurport PCIe BFM.
//Kataloogi tee
/intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim - pcie_ed_dut.ip: see on lõpp-punkti kujundus teie määratud parameetritega.
//Kataloogi tee
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_pio0.ip: see moodul on PIO kujunduse ex tehingute sihtmärk ja algatajaample.
//Kataloogi tee
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed - pcie_ed_sriov0.ip: see moodul on SR-IOV kujunduse sihtmärk ja tehingute algatajaample.
//Kataloogi tee
/intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
Joonis 16. SR-IOV Design Example Simulation Testbench
Lisaks on katsestendil rutiinid, mis täidavad järgmisi ülesandeid:
- Genereerib lõpp-punkti võrdluskella vajaliku sagedusega.
- Pakub käivitamisel PCI Expressi lähtestamist.
Lisateavet juurpordi BFM kohta leiate Intel FPGA P-Tile Avalon voogesituse IP for PCI Expressi kasutusjuhendi peatükist TestBench.
Seotud teave
Intel FPGA P-Tile Avalon voogesituse IP PCI Expressi kasutusjuhend
2.3.1.1. Testijuhi moodul
Testdraiveri moodul intel_pcie_ptile_tbed_hwtcl.v loob tipptaseme BFM-i altpcietb_bfm_top_rp.v.
Tipptasemel BFM täidab järgmised ülesanded:
- Moodustab draiveri ja monitori.
- Moodustab juurpordi BFM.
- Moodustab jadaliidese.
Konfiguratsioonimoodul altpcietb_g3bfm_configure.v täidab järgmisi ülesandeid.
- Seadistab ja määrab BAR-id.
- Seadistab juurpordi ja lõpp-punkti.
- Kuvab põhjalikud konfiguratsiooniruumi, BARi, MSI, MSI-X ja AER seaded.
2.3.1.2. PIO Design Example Testbench
Alloleval joonisel on kujutatud PIO disaini example simulatsiooni disaini hierarhia. PIO disaini testid ntample on määratletud parameetriga apps_type_hwtcl
3. Selle parameetri väärtuse all käitatavad testid on määratletud parameetrites ebfm_cfg_rp_ep_rootport, find_mem_bar ja downstream_loop.
Joonis 17. PIO disain Näidample Simulatsiooni disaini hierarhia
Testpink algab lingikoolitusega ja seejärel pääseb loendamiseks IP konfiguratsiooniruumi. Ülesanne nimega downstream_loop (määratletud juurpordis
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) teostab seejärel PCIe lingi testi. See test koosneb järgmistest etappidest:
- Andke mälu kirjutamise käsk, et kirjutada üks dword andmeid lõpp-punkti taga asuvasse kiibi mällu.
- Andke mälu lugemise käsk, et lugeda andmeid tagasi kiibimälust.
- Võrrelge loetud andmeid kirjutamisandmetega. Kui need ühtivad, loetakse test selle sooritatuks.
- Korrake samme 1, 2 ja 3 10 iteratsiooni jaoks.
Esimene mälu kirjutamine toimub umbes 219 us. Sellele järgneb PCIe jaoks mõeldud P-tile Hard IP Avalon-ST RX liidese mälu lugemine. Lõpetamise TLP ilmub varsti pärast mälu lugemise päringut Avalon-ST TX liideses.
2.3.1.3. SR-IOV Design Example Testbench
Alloleval joonisel on kujutatud SR-IOV disaini example simulatsiooni disaini hierarhia. SR-IOV disaini testid ntample teostab ülesanne nimega sriov_test,
mis on määratletud failis altpcietb_bfm_cfbp.sv.
Joonis 18. SR-IOV Design Example Simulatsiooni disaini hierarhia
SR-IOV testpink toetab kuni kahte füüsilist funktsiooni (PF) ja 32 virtuaalset funktsiooni (VF) PF kohta.
Testpink algab lingikoolitusega ja seejärel pääseb loendamiseks IP konfiguratsiooniruumi. Pärast seda teeb see järgmised toimingud:
- Saatke PF-ile mälu kirjutamise taotlus, millele järgneb mälu lugemise taotlus, et lugeda samad andmed võrdluseks tagasi. Kui loetud andmed ühtivad kirjutamisandmetega, on see nii
a Pass. Selle testi viib läbi ülesanne nimega my_test (määratletud failis altpcietb_bfm_cfbp.v). Seda testi korratakse iga PF jaoks kaks korda. - Saatke VF-ile mälu kirjutamise taotlus, millele järgneb mälu lugemise taotlus, et lugeda samad andmed võrdluseks tagasi. Kui loetud andmed ühtivad kirjutamisandmetega, on see nii
pass. Selle testi viib läbi ülesanne nimega cfbp_target_test (määratletud failis altpcietb_bfm_cfbp.v). Seda testi korratakse iga VF jaoks.
Esimene mälu kirjutamine toimub umbes 263 us. Sellele järgneb PCIe P-tile Hard IP avalon-ST RX liidese PF0 mälu lugemine. Lõpetamise TLP ilmub varsti pärast mälu lugemise päringut Avalon-ST TX liideses.
2.4. Disaini koostamine Example
- Navigeerige /intel_pcie_ptile_ast_0_example_design/ ja avage pcie_ed.qpf.
- Kui valite ühe kahest järgmisest arenduskomplektist, sisalduvad VID-iga seotud sätted failis .qsf file loodud kujundusest ntample ja te ei pea neid käsitsi lisama. Pange tähele, et need sätted on plaadipõhised.
• Intel Stratix 10 DX P-Tile ES1 FPGA arenduskomplekt
• Intel Stratix 10 DX P-Tile Production FPGA arenduskomplekt
• Intel Agilex F-Series P-Tile ES0 FPGA arenduskomplekt - Menüüs Töötlemine valige Alusta kompileerimist.
2.5. Linuxi kerneli draiveri installimine
Enne disaini testimist, ntampriistvaras, peate installima Linuxi kerneli
autojuht. Selle draiveri abil saate teha järgmisi teste:
• PCIe lingi test, mis sooritab 100 kirjutamist ja lugemist
• Mäluruum DWORD
loeb ja kirjutab
• Konfiguratsiooniruum DWORD loeb ja kirjutab
(1)
Lisaks saate draiveri abil muuta järgmiste parameetrite väärtust:
• Kasutatav BAR
• Valitud seade (määrates siini, seadme ja funktsiooni (BDF) numbrid
seade)
Kerneli draiveri installimiseks toimige järgmiselt.
- Liikuge ./software/kernel/linux alla example disaini genereerimise kataloog.
- Muutke installimise, laadimise ja mahalaadimise õigusi files:
$ chmod 777 installi koormuse mahalaadimine - Installige draiver:
$ sudo ./install - Kontrollige draiveri installimist:
$ lsmod | grep intel_fpga_pcie_drv
Oodatav tulemus:
intel_fpga_pcie_drv 17792 0 - Veenduge, et Linux tunneb ära PCIe disaini ntample:
$ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
Märkus. Kui olete muutnud tarnija ID-d, asendage Inteli ID-ga uus tarnija ID
Müüja ID selles käsus.
Oodatav tulemus:
Kasutatav kerneli draiver: intel_fpga_pcie_drv
2.6. Disaini käitamine Example
Siin on testtoimingud, mida saate teha näiteks P-Tile Avalon-ST PCIe disainigaampvähem:
- Selles kasutusjuhendis on terminitel word, DWORD ja QWORD sama tähendus, mis neil on PCI Expressi baasspetsifikatsioonis. Sõna on 16 bitti, DWORD 32 bitti ja QWORD 64 bitti.
Tabel 2. Katsetoimingud, mida toetab P-Tile Avalon-ST PCIe Design Examples
| Operatsioonid | Nõutav BAR | Toetab P-Tile Avalon-ST PCIe Design Example |
| 0: Link test – 100 kirjutamist ja lugemist | 0 | Jah |
| 1: kirjutage mäluruum | 0 | Jah |
| 2: Lugege mäluruumi | 0 | Jah |
| 3: kirjutage konfiguratsiooniruum | Ei kehti | Jah |
| 4: Lugege konfiguratsiooniruumi | Ei kehti | Jah |
| 5: Muuda BAR | Ei kehti | Jah |
| 6: vahetage seadet | Ei kehti | Jah |
| 7: lubage SR-IOV | Ei kehti | Jah (*) |
| 8: tehke lingitest iga praeguse seadmega seotud lubatud virtuaalse funktsiooni jaoks | Ei kehti | Jah (*) |
| 9: tehke DMA | Ei kehti | Ei |
| 10: lõpetage programm | Ei kehti | Jah |
Märkus: (*) Need testimistoimingud on saadaval ainult siis, kui SR-IOV konstruktsioon ntample on valitud.
2.6.1. PIO Design Ex. käitamineample
- Liikuge aadressile ./software/user/example kujunduse all example kataloog.
- Koostage kujundus examprakendus:
$ teha - Käivitage test:
$ sudo ./intel_fpga_pcie_link_test
Saate käivitada Inteli FPGA IP PCIe lingi testi käsitsi või automaatrežiimis. Vali:
• Automaatrežiimis valib rakendus seadme automaatselt. Test valib madalaima BDF-iga Inteli PCIe seadme, sobitades selle hankija ID-ga.
Test valib ka madalaima saadaoleva BAR-i.
• Käsirežiimis küsib test sinult siini, seadme ja funktsiooni numbrit ning BAR-i.
Intel Stratix 10 DX või Intel Agilexi arenduskomplekti puhul saate määrata
BDF, tippides järgmise käsu:
$ lspci -d 1172:
4. Siin on sampautomaatsete ja käsitsi režiimide transkriptsioonid:
Automaatrežiim:
Käsitsi režiim:
Seotud teave
PCIe Link Inspector on läbiview
Kasutage PCIe Link Inspectorit, et jälgida linki füüsilisel, andmelingi ja tehingukihil.
2.6.2. SR-IOV Design Ex. käitamineample
Siin on juhised SR-IOV disaini testimiseksampriistvara kohta:
- Käivitage Intel FPGA IP PCIe lingi test, käivitades sudo ./
käsk intel_fpga_pcie_link_test ja seejärel valige suvand 1:
Valige seade käsitsi. - Sisestage selle füüsilise funktsiooni BDF, mille jaoks virtuaalsed funktsioonid on eraldatud.
- Testmenüüsse liikumiseks sisestage BAR “0”.
- Sisestage valik 7, et lubada praeguse seadme jaoks SR-IOV.
- Sisestage praeguse seadme jaoks lubatavate virtuaalsete funktsioonide arv.
- Sisestage suvand 8, et teha lingitesti iga füüsilise funktsiooni jaoks eraldatud lubatud virtuaalse funktsiooni jaoks. Linkide testimise rakendus teeb 100 mällu kirjutist ühe dwordiga andmetega ja loeb seejärel andmed kontrollimiseks tagasi. Rakendus prindib testimise lõpus välja virtuaalsete funktsioonide arvu, mis lingitesti läbi kukkusid.
7. Käivitage uues terminalis lspci –d 1172: | grep -c "Altera" käsk, et kontrollida PF-ide ja VF-ide loendit. Eeldatav tulemus on füüsiliste funktsioonide ja virtuaalsete funktsioonide arvu summa.
P-tile Avalon Streaming IP PCI Express Design jaoks
Example Kasutusjuhend Arhiivid
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO
9001:2015
Registreeritud
Dokumenteerige Intel P-Tile Avaloni versioonide ajalugu
Voogesituse kõva IP PCIe Design Example Kasutusjuhend
| Dokumendi versioon | Intel Quartus Prime versioon | IP-versioon | Muudatused |
| 2021.10.04 | 21.3 | 6.0.0 | Muudeti SR-IOV disaini toetatud konfiguratsioone, ntample Gen3 x16 EP ja Gen4 x16 EP kuni Gen3 x8 EP ja Gen4 x8 EP ühejuure I/O virtualiseerimise (SR-IOV) kujunduse funktsionaalkirjeldusesample lõik. Lisati Intel Stratix 10 DX P-tile Production FPGA arenduskomplekti tugi programmile Generating the Design Example lõik. |
| 2021.07.01 | 21.2 | 5.0.0 | Eemaldati simulatsiooni lainekujud PIO ja SR-IOV disaini jaoks, ntamples jaotisest Disaini simuleerimine Example. Värskendati käsku BDF-i kuvamiseks jaotises PIO Design Ex. käitamineample. |
| 2020.10.05 | 20.3 | 3.1.0 | Eemaldati jaotis Registrid, kuna Avalon Streaming disain examples ei oma kontrollregistrit. |
| 2020.07.10 | 20.2 | 3.0.0 | Disaini jaoks on lisatud simulatsiooni lainekujud, katsejuhtumite kirjeldused ja katsetulemuste kirjeldusedampvähem. ModelSimi simulaatori simulatsioonijuhised on lisatud mudelile Simulating the Design Example lõik. |
| 2020.05.07 | 20.1 | 2.0.0 | Värskendati dokumendi pealkirja Intel FPGA P-Tile Avalon voogesituse IP-le PCI Express Design Ex. jaoksample Kasutusjuhend uute juriidiliste nimede andmise juhiste järgimiseks. Värskendati VCS interaktiivse režiimi simulatsiooni käsku. |
| 2019.12.16 | 19.4 | 1.1.0 | Lisatud SR-IOV disain example kirjeldus. |
| 2019.11.13 | 19.3 | 1.0.0 | Toetatud konfiguratsioonide loendisse lisati Gen4 x8 lõpp-punkt ja Gen3 x8 lõpp-punkt. |
| 2019.05.03 | 19.1.1 | 1.0.0 | Esialgne vabastamine. |
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO
9001:2015
Registreeritud
Online versioon
Saada tagasisidet
ID: 683038
UG-20234
Versioon: 2021.10.04
Dokumendid / Ressursid
 |
intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example [pdfKasutusjuhend FPGA P-Tile, Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP |
