intel Interlaken 2nd Gen FPGA IP väljalaskemärkmed
Interlakeni (2. põlvkonna) Intel® FPGA IP väljalaskemärkmed
Kui väljalaskemärkus pole konkreetse IP-tuumaversiooni jaoks saadaval, ei ole IP-tuumal selles versioonis muudatusi. Lisateavet IP-värskenduste versioonide kohta kuni v18.1 leiate Intel Quartus Prime Design Suite'i värskenduse väljalaskemärkmetest. Intel® FPGA IP-versioonid ühtivad Intel Quartus® Prime Design Suite'i tarkvaraversioonidega kuni versioonini 19.1. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 on Intel FPGA IP-l uus versiooniskeem. Inteli FPGA IP-versiooni (XYZ) number võib muutuda iga Intel Quartus Prime'i tarkvaraversiooniga. Muudatus:
- X tähistab uurimisperioodi olulist läbivaatamist. Kui värskendate tarkvara Intel Quartus Prime, peate IP uuesti looma.
- Y näitab, et IP sisaldab uusi funktsioone. Nende uute funktsioonide lisamiseks genereerige oma IP uuesti.
- Z näitab, et IP sisaldab väiksemaid muudatusi. Nende muudatuste kaasamiseks genereerige oma IP uuesti.
- Intel Quartus Prime Design Suite värskenduse väljalaskemärkmed
- Interlakeni (2. põlvkonna) Inteli FPGA IP kasutusjuhend
- Viga Interlakeni (2. põlvkonna) Inteli FPGA IP jaoks teadmistebaasis
- Interlaken (2. põlvkond) Intel Stratix 10 FPGA IP Design Example Kasutusjuhend
- Interlaken (2. põlvkond) Intel Agilex FPGA IP Design Example Kasutusjuhend
- Sissejuhatus Inteli FPGA IP-tuumadesse
Interlaken (2. põlvkond) Intel FPGA IP v20.0.0
Tabel 1. v20.0.0 2020.10.05
| Intel Quartus Prime versioon | Kirjeldus | Mõju |
|
20.3 |
Lisatud on 25.78125 Gbps andmeedastuskiiruse tugi. | — |
| Andmeedastuskiiruse tugi muudeti 25.3 Gbps-lt 25.28 Gbps-le ja 25.8 Gbps-le 25.78125 Gbps-le. |
— |
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
Interlaken (2. põlvkond) Intel FPGA IP v19.3.0
Tabel 2. v19.3.0 2020.06.22
| Intel Quartus Prime versioon | Kirjeldus | Mõju |
|
19.3.0 |
IP toetab nüüd funktsiooni Interlaken Vaata kõrvale. | — |
| Lisatud uus Lubage Interlakeni kõrvalvaaterežiim parameetri IP-parameetrite redaktoris. | Saate konfigureerida IP-d Interlakeni kõrvalevaaterežiimis. | |
| Edastusrežiimi valik parameeter eemaldatakse Intel Quartus Prime'i tarkvara praegusest versioonist. |
— |
|
| Lisatud 12.5 Gbps andmeedastuskiiruse tugi radade arvule 10 H-tile ja E-tile (NRZ-režiimis) IP-tuuma variatsioonides. |
— |
|
| IP-st eemaldati järgmised signaalid:
• rx_pma_data • tx_pma_data • itx_hungry • itx_hungry |
— |
|
| Lisatud järgmised uued signaalid:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| Registrikaardilt eemaldati järgmised kaks nihet:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Disaini riistvara testimine ntample on nüüd saadaval Intel Agilex™ seadmete jaoks. | Saate testida disaini ntample Intel Agilex F-seeria Transceiver-SoC arenduskomplektil. | |
| Saate muuta andmeedastuskiirust ja transiiveri võrdlustakti sagedust veidi erinevatele väärtustele oma Interlakeni (2. põlvkonna) IP-eksemplari jaoks, mis sihib Intel Stratix® 10 H-tile või E-tile seadet. Andmeedastuskiiruse muutmise kohta teabe saamiseks vaadake seda KDB-st. |
Saate kohandada andmeedastuskiirust sõltuvalt plaatidest. |
Interlaken (2. põlvkond) Intel FPGA IP v19.2.1
Tabel 3. v19.2.1 2019.09.27
| Intel Quartus Prime versioon | Kirjeldus | Mõju |
|
19.3 |
Avalik väljalase E-tile transiiveritega Intel Agilexi seadmetele. | — |
| Nimetas Interlakeni (2. põlvkonna) Intel Stratix 10 FPGA IP ümber Interlakeni (2. põlvkonna) Intel FPGA IP-ks |
— |
Interlakeni (2. põlvkonna) Intel Stratix 10 FPGA IP v18.1 värskendus 1
Tabel 4. Versioon 18.1 Värskendus 1 2019.03.15
| Kirjeldus | Mõju |
| Lisatud mitme segmendi režiimi tugi. | — |
| Lisatud Segmentide arv parameeter. | — |
| • Lisatud tugi radade ja andmeedastuskiiruse kombinatsioonidele järgmiselt:
— Intel Stratix 10 L-tile seadmete puhul: • 4 rada kiirusega 12.5/25.3/25.8 Gbps • 8 sõidurada kiirusega 12.5 Gbps - Intel Stratix 10 H-plaatide jaoks: • 4 rada kiirusega 12.5/25.3/25.8 Gbps • 8 rada kiirusega 12.5/25.3/25.8 Gbps • 10 sõidurada kiirusega 25.3/25.8 Gbps — Intel Stratix 10 E-tile (NRZ) seadmete puhul: • 4 rada kiirusega 6.25/12.5/25.3/25.8 Gbps • 8 rada kiirusega 12.5/25.3/25.8 Gbps • 10 sõidurada kiirusega 25.3/25.8 Gbps • 12 sõidurada kiirusega 10.3125 Gbps |
— |
| • Lisatud järgmised uued kasutajaliidese signaalid:
- itx_eob1 - itx_eopbits1 — itx_chan1 |
— |
| • Lisati järgmised uued vastuvõtja kasutajaliidese signaalid:
- irx_eob1 — irx_eopbits1 — irx_chan1 - irx_err1 - irx_err |
— |
Interlaken (2. põlvkond) Intel Stratix 10 FPGA IP v18.1
Tabel 5. Versioon 18.1 2018.09.10
| Kirjeldus | Mõju | Märkmed |
| Nimetas dokumendi paani ümber kui Interlakeni (2. põlvkonna) Intel Stratix 10 FPGA IP kasutusjuhend |
— |
— |
| Lisatud VHDL-i simulatsioonimudel ja testbench-tugi Interlakeni (2. põlvkonna) IP-tuumale. |
— |
— |
| IP-tuumikusse lisati järgmised uued registrid: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Need registrid on saadaval ainult Intel Stratix 10 E-Tile seadme variatsioonides. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (2. põlvkond) Intel FPGA IP v18.0.1
Tabel 6. Versioon 18.0.1 juuli 2018
| Kirjeldus | Mõju | Märkmed |
| Lisatud tugi Intel Stratix 10 seadmetele koos E-Tile transiiveritega. |
— |
— |
| Lisatud 53.125 Gbps andmeedastuskiiruse tugi Intel Stratix 10 E-Tile seadmetele PAM4 režiimis. |
— |
— |
| Lisatud kellasignaal mac_clkin Intel Stratix 10 E-Tile seadmetele PAM4 režiimis |
— |
— |
Interlaken (2. põlvkond) Intel FPGA IP v18.0
Tabel 7. Versioon 18.0 mai 2018
| Kirjeldus | Mõju | Märkmed |
| Nimetati Interlakeni IP-tuum (2. põlvkond) ümber Interlakeni (2. põlvkonna) Inteli FPGA IP-ks vastavalt Inteli kaubamärgi muutmisele. |
— |
— |
| Lisatud 25.8 Gbps andmeedastuskiiruse tugi radade 6 ja 12 jaoks. |
— |
— |
| Lisatud tugi Cadence Xceliumi* Parallel simulaatorile. |
— |
— |
Interlakeni IP Core (2. põlvkond) v17.1
Tabel 8. Versioon 17.1 november 2017
| Kirjeldus | Mõju | Märkmed |
| Esialgne väljalase Intel FPGA IP raamatukogus. | — | — |
Seotud teave
Interlakeni IP Core (2. põlvkonna) kasutusjuhend
Interlakeni (2. põlvkonna) Inteli FPGA IP kasutusjuhendi arhiivid
| Quartuse versioon | IP Core versioon | Kasutusjuhend |
| 20.2 | 19.3.0 | Interlakeni (2. põlvkonna) FPGA IP kasutusjuhend |
| 19.3 | 19.2.1 | Interlakeni (2. põlvkonna) FPGA IP kasutusjuhend |
| 19.2 | 19.2 | Interlakeni (2. põlvkonna) FPGA IP kasutusjuhend |
| 18.1.1 | 18.1.1 | Interlakeni (2. põlvkonna) Intel Stratix 10 FPGA IP kasutusjuhend |
| 18.1 | 18.1 | Interlakeni (2. põlvkonna) Intel Stratix 10 FPGA IP kasutusjuhend |
| 18.0.1 | 18.0.1 | Interlakeni (2. põlvkonna) FPGA IP kasutusjuhend |
| 18.0 | 18.0 | Interlakeni (2. põlvkonna) Inteli FPGA IP kasutusjuhend |
| 17.1 | 17.1 | Interlakeni IP Core (2. põlvkonna) kasutusjuhend |
IP-versioonid on samad, mis Intel Quartus Prime Design Suite'i tarkvaraversioonid kuni v19.1-ni. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 või uuemast on IP-tuumadel uus IP-versiooniskeem. Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.
Dokumendid / Ressursid
 |
intel Interlaken 2nd Gen FPGA IP väljalaskemärkmed [pdfJuhised Interlakeni 2. põlvkonna FPGA IP väljalaskemärkmed, Interlakeni 2. põlvkonna FPGA IP väljalaske märkmed |
