intel F-Tile Interlaken FPGA IPDesign Example Kasutusjuhend

 

Värskendatud Intel® Quartus® Prime Design Suite'i jaoks: 21.4
IP-versioon: 3.1.0

1. Kiirjuhend

F-Tile Interlaken Intel® FPGA IP-tuum pakub simulatsioonitesti ja riistvara disainiample, mis toetab kompileerimist ja riistvara testimist. Kui loote kujunduse ntample, loob parameetriredaktor automaatselt files on vajalik disaini simuleerimiseks, koostamiseks ja testimiseks.

Katselaud ja disain example toetab NRZ ja PAM4 režiimi F-tile seadmete jaoks.
F-Tile Interlaken Inteli FPGA IP-tuum genereerib disaini examples järgmiste toetatud radade arvu ja andmeedastuskiiruste kombinatsioonide jaoks.

Tabel 1. IP toetatud radade arvu ja andmeedastuskiiruste kombinatsioonid
Intel Quartus® Prime Pro Editioni tarkvara versioon 21.4 toetab järgmisi kombinatsioone. Kõik
Intel Quartus Prime Pro Editioni tulevases versioonis toetatakse teisi kombinatsioone.

 

Joonis 1. Disaini väljatöötamise sammud Example

(1) See variant toetab Interlakeni kõrvalevaaterežiimi.
(2) 10-rajalise konfiguratsioonilahenduse jaoks vajab F-plaat 12 rada TX PMA-d, et võimaldada transiiveri ühendatud taktisagedust, et minimeerida kanali kallutamist.

*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

F-Tile Interlaken Intel FPGA IP-tuuma disain example toetab järgmisi funktsioone:

• Sisemine TX to RX jada tagasisilmusrežiim
• Loob automaatselt fikseeritud suurusega pakette
• Põhilised pakettide kontrollimise võimalused
• Võimalus kasutada süsteemikonsooli kujunduse lähtestamiseks uuesti testimise eesmärgil

Joonis 2. Kõrgetasemeline plokkskeem

Seotud teave

• F-Tile Interlaken Intel FPGA IP kasutusjuhend
• F-Tile Interlaken Inteli FPGA IP väljalaskemärkmed

1.1. Riist- ja tarkvaranõuded
Et testida endistampdisaini, kasutage järgmist riist- ja tarkvara:

• Tarkvara Intel Quartus Prime Pro Edition versioon 21.4
• Süsteemikonsool on saadaval tarkvaraga Intel Quartus Prime Pro Edition
• Toetatud simulaator:
  — kokkuvõte* VCS*
  — Sünopsia VCS MX
  — Siemens* EDA ModelSim* SE või Questa*
  — kadents* Xcelium*
• Intel Agilex™ I-seeria transiiveri-SoC arenduskomplekt

1.2. Disaini loomine
Joonis 3. Protseduur

Järgige neid samme, et luua kujundus ntample ja testbench:

1. Klõpsake tarkvaras Intel Quartus Prime Pro Edition File ➤ Uue projekti viisard, et luua uus Intel Quartus Prime projekt, või klõpsake nuppu File ➤ Olemasoleva Intel Quartus Prime'i projekti avamiseks avage projekt. Viisard palub teil määrata seadme.
2. Määrake Agilexi seadmete perekond ja valige oma disaini jaoks F-Tile'iga seade.
3. Otsige üles ja topeltklõpsake IP-kataloogis F-Tile Interlaken Intel FPGA IP. Ilmub aken New IP Variant.
4. Määrake tipptaseme nimi teie kohandatud IP-variatsiooni jaoks. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip.
5. Klõpsake nuppu OK. Ilmub parameetriredaktor.

Joonis 4. Näideample Disain Tab

6. Määrake vahekaardil IP oma IP-tuumavariatsiooni parameetrid.
7. On Exampvahekaardil Disain, valige teststendi loomiseks suvand Simulatsioon. Valige suvand Süntees, et luua riistvarakujundus ntample. Kujunduse loomiseks peate valima vähemalt ühe Simulatsiooni ja Sünteesi suvanditest, ntample.
8. Genereeritud HDL-vormingu jaoks on saadaval nii Verilogi kui ka VHDL-i valik.
9. Target Development Kit jaoks valige Agilex I-Series Transceiver-SOC arenduskomplekt.

Märkus. Kui valite arenduskomplekti, määratakse tihvtide määramised vastavalt Intel Agilex I-Series Transceiver-SoC arenduskomplekti seadme osanumbrile (AGIB027R31B1E2VR0) ja võivad teie valitud seadmest erineda. Kui kavatsete kujundust testida riistvaraga mõnel muul PCB-l, valige suvand Arenduskomplekti pole ja tehke .qsf-is vastavad viigumäärangud file
10. Klõpsake nuppu Generate Example Disain. Vali ExampIlmub aken Design Directory.
11. Kui soovite kujundust muuta ntample kataloogi tee või nimi kuvatavatest vaikeväärtustest (ilk_f_0_example_design), sirvige uut teed ja tippige uus kujundus example kataloogi nimi.
12. Klõpsake nuppu OK.

Märkus. F-Tile Interlakeni Inteli FPGA IP-disaini puhul exampSystemPLL instantseeritakse automaatselt ja ühendatakse F-Tile Interlaken Inteli FPGA IP-tuumaga. SystemPLL-i hierarhia tee kujunduses ntample on:

example_design.test_env_inst.test_dut.dut.pll

Disainis olev SystemPLL ntample jagab sama 156.26 MHz võrdlustakti mis transiiveril.

1.3. Kataloogi struktuur
F-Tile Interlaken Inteli FPGA IP-tuum genereerib järgmist files disaini jaoks
example:
Joonis 5. Kataloogistruktuur

Tabel 2. Riistvara disain Näitample File Kirjeldused
Need files asuvadample_installation_dir>/ilk_f_0_example_design kataloog.

Tabel 3. Katselaud File Kirjeldus
See file asubample_installation_dir>/ilk_f_0_example_design/example_design/rtl kataloog.

Tabel 4. Testbenchi skriptid
Need files asuvadample_installation_dir>/ilk_f_0_example_design/example_design/testbench kataloog.

1.4. Disaini simuleerimine Example Testbench
Joonis 6. Protseduur

Katsepingi simuleerimiseks järgige neid samme.

1. Minge käsurealt testbenchi simulatsioonikataloogi. Kataloogi tee onample_installation_dir>/example_design/testbench.
2. Käivitage simulatsiooniskript teie valitud toetatud simulaatori jaoks. Skript kompileerib ja käivitab simulaatoris testimise. Teie skript peaks pärast simulatsiooni lõppemist kontrollima, kas SOP- ja EOP-loendurid ühtivad.

Tabel 5. Simulatsiooni käivitamise sammud

3. Analüüsige tulemusi. Edukas simulatsioon saadab ja võtab vastu pakette ning kuvab teade "Test PASSED".
Disaini katselaud ntample täidab järgmised ülesanded:

• Moodustab F-Tile Interlaken Inteli FPGA IP-tuuma.
• Prindib PHY oleku.
• Kontrollib metakaadri sünkroonimist (SYNC_LOCK) ja sõna (ploki) piire
  (WORD_LOCK).
• Ootab, kuni üksikud sõidurajad lukustatakse ja joondatakse.
• Alustab pakettide edastamist.
• Kontrollib pakettide statistikat:
  - CRC24 vead
  — SOP-id
  — EOP-d

Järgmised sampväljund illustreerib edukat simulatsioonikatset:

Märkus: Interlakeni disain example simulation testbench saadab 100 paketti ja võtab vastu 100 paketti.

Järgmised sampväljund illustreerib edukat simulatsioonikatset Interlakeni kõrvalevaaterežiimi jaoks:

1.5. Riistvaradisaini kompileerimine ja konfigureerimine Example

1. Veenduge, et endineampdisaini genereerimine on lõppenud.
2. Avage Intel Quartus Prime Pro Editioni tarkvaras projekt Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. peal Töötlemine menüü, klõpsake Alusta kompileerimist.
4. Pärast edukat koostamist ilmus .sof file on saadaval teie määratud kataloogis.
   Järgige neid samme, et programmeerida riistvara exampF-plaadiga Intel Agilexi seadme kujundus:
   a. Ühendage arenduskomplekt hostarvutiga.
   b. Käivitage arenduskomplekti kuuluv rakendus Clock Control. Määrake kujundusele uued sagedused, ntampjärgmiselt:
   • NRZ-režiimi jaoks:
   — Si5391 (U18), OUT0: määrake pll_ref_clk(3) väärtus vastavalt oma disaininõuetele.
   • PAM-režiimi jaoks:
   — Si5391 (U45), OUT1: määrake pll_ref_clk(3) väärtus vastavalt oma disaininõuetele.
   — Si5391 (U19), OUT1: määrake mac_pll_ref_clk(3) väärtusele vastavalt oma disaininõuetele. c. Klõpsake Tööriistad ➤ Programmeerija ➤ Riistvara häälestus.
   d. Valige programmeerimisseade. Lisage Intel Agilex I-seeria transiiveri-SoC arenduskomplekt.
   e. Kindlusta Režiim on seatud JTAG.
   f. Valige Intel Agilex I-Series seade ja klõpsake nuppu Lisa seade. Programmeerija kuvab teie tahvlil olevate seadmete vaheliste ühenduste skeemi.
   g. Märkige ruut .pehme.
   h. Märkige ruut jaotises Programmeeri/Seadista veerus.
   i. Klõpsake Alusta.

1.6. Riistvara disaini testimine Example
Pärast F-tile koostamist Interlaken Intel FPGA IP disain example ja konfigureerida oma seadet, saate IP-tuuma ja selle registrite programmeerimiseks kasutada süsteemikonsooli.

Järgige neid samme, et avada süsteemikonsooli ja testida riistvara disaini ntample:

• CRC32, CRC24 ja kontrollija jaoks pole vigu.
• Edastatud SOP-d ja EOP-d peaksid vastama vastuvõetud standard- ja EOP-dele.

Järgmised sampväljund illustreerib edukat katsetamist Interlakeni režiimis:

Järgmised sampväljund illustreerib edukat katsetamist Interlakeni lookaside režiimis:

 

2. Disain ntample Kirjeldus

Disain example demonstreerib Interlakeni IP-tuuma funktsioone.

2.1. Disain ntample Komponendid
Endineample design ühendab süsteemi- ja PLL-i referentskellad ning vajalikud disainikomponendid. Endineample design konfigureerib IP-tuuma sisemise loopback režiimis ja genereerib pakette IP-tuuma TX kasutaja andmeedastusliideses. IP-tuum saadab need paketid transiiveri kaudu sisemisel tagasisilmusteel.

Pärast seda, kui IP-tuuma vastuvõtja võtab tagasisilmusteel olevad paketid vastu, töötleb see Interlakeni pakette ja edastab need RX-i kasutaja andmeedastusliidese kaudu. Endineample disain kontrollib vastuvõetud ja edastatud pakettide vastavust.

F-Tile Interlaken Intel FPGA IP disain example sisaldab järgmisi komponente:

1. F-Tile Interlaken Inteli FPGA IP-tuum
2. Paketigeneraator ja pakettide kontrollija
3. F-plaadi viide ja süsteemi PLL-kellad Inteli FPGA IP-tuum

2.2. Disain ntample Flow
F-Tile Interlaken Intel FPGA IP riistvara disain example lõpetab järgmised sammud:

1. Lähtestage F-tile Interlaken Intel FPGA IP ja F-Tile.
2. Vabastage lähtestamine Interlakeni IP-l (süsteemi lähtestamine) ja F-tile TX-il (tile_tx_rst_n).
3. Konfigureerib F-tile Interlaken Intel FPGA IP sisemises loopback režiimis.
4. Vabastage F-tile RX (tile_rx_rst_n) lähtestamine.
5. Saadab Interlakeni pakettide voo, mille kasulikus koormuses on eelnevalt määratletud andmed, IP-tuuma TX-kasutaja andmeedastusliidesele.
6. Kontrollib vastuvõetud pakette ja teatab nende olekust. Riistvara disainis sisalduv pakettide kontrollija ntample pakub järgmisi põhilisi pakettide kontrollimise võimalusi:
   • Kontrollige, kas edastatud pakettide jada on õige.
   • Kontrollib, kas vastuvõetud andmed vastavad eeldatavatele väärtustele, tagades nii paketi alguse (SOP) kui ka paketi lõpu (EOP) loenduste joondamise andmete edastamise ja vastuvõtmise ajal.

*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

2.3. Liidese signaalid
Tabel 6. Disain Näitample liidese signaalid

2.4. Registreeri kaart

Märkus.

• Disain ntample registri aadress algab 0x20**, Interlakeni IP-tuumaregistri aadress aga 0x10**.
• F-tile PHY registri aadress algab 0x30**, samas kui F-tile FEC registri aadress algab 0x40**. FEC-register on saadaval ainult PAM4-režiimis.
• Pääsukood: RO – ainult lugemiseks ja RW – lugemiseks/kirjutamiseks.
• Süsteemikonsool loeb disaini example registreerib ja teatab ekraanil testi oleku.

Tabel 7. Disain Näitample Registreeri Kaart

Tabel 8. Disain Näitample Registreeri kaart Interlakeni pilkupüüdva disaini jaoks Example
Kasutage seda registrikaarti, kui loote kujunduse ntample, kus on sisse lülitatud parameeter Enable Interlaken Look-side Mode.

2.5. Lähtestage
F-Tile Interlaken Inteli FPGA IP-tuuma puhul käivitate lähtestamise (reset_n=0) ja hoiate all, kuni IP-tuum tagastab lähtestamise kinnituse (reset_ack_n=0). Pärast lähtestamise eemaldamist (reset_n=1) naaseb lähtestamise kinnitus algolekusse (reset_ack_n=1). Kujunduses example, rst_ack_sticky register hoiab lähtestamise kinnituse kinnitust ja käivitab seejärel lähtestamise eemaldamise (reset_n=1). Võite kasutada alternatiivseid meetodeid, mis sobivad teie disainivajadustega.

Tähtis: Igas stsenaariumis, kus on vaja sisemist jadasilmust, peate vabastama F-plaadi TX ja RX eraldi kindlas järjekorras. Lisateabe saamiseks vaadake süsteemikonsooli skripti.

Joonis 7. Reset Sequence in NRZ Mode

Joonis 8. Reset Sequence PAM4 režiimis

 

3. F-Tile Interlaken Intel FPGA IP Design Example Kasutusjuhend Arhiivid

Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

 

4. Dokumenteerige F-Tile Interlakeni Intel FPGA IP Design Ex. versioonide ajaluguample Kasutusjuhend

 

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA- ja pooljuhttoodete voolutugevuse
spetsifikatsioonidele vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.

 

Lugege selle juhendi kohta lisateavet ja laadige alla PDF:

Dokumendid / Ressursid

intel F-Tile Interlaken FPGA IPDesign Example [pdfKasutusjuhend F-Tile Interlaken FPGA IPDesign Example

Viited

• Kasutusjuhend