F-Tile DisplayPort FPGA IP Design Example
Kasutusjuhend

F-Tile DisplayPort FPGA IP Design Example

Värskendatud Intel® Quartus® Prime Design Suite'i jaoks: 22.2 IP versioon: 21.0.1

DisplayPort Intel FPGA IP Design Example kiirjuhend

DisplayPort Intel® F-tile seadmetel on simuleeriv katselaud ja riistvarakujundus, mis toetab kompileerimist ja riistvara testimist FPGA IP-disainiampvähem Intel Agilexi™ jaoks
DisplayPort Intel FPGA IP pakub järgmist disaini, ntampvähem:

• DisplayPort SST paralleelne loopback ilma piksli kella taastamise (PCR) moodulita
• DisplayPort SST paralleelne loopback koos AXIS-videoliidesega

Kui loote kujunduse ntample, loob parameetriredaktor automaatselt fileon vajalik disaini simuleerimiseks, kompileerimiseks ja testimiseks riistvaras.
Joonis 1. Arendus StagesSeotud teave

• DisplayPort Intel FPGA IP kasutusjuhend
• Üleminek Intel Quartus Prime Pro Editionile

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO 9001:2015 registreeritud
1.1. Kataloogi struktuur
Joonis 2. Kataloogistruktuur

Tabel 1. Disain Näitample Komponendid

Kaustad	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx. ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX ehitusplokk)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX ehitusplokk)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Riist- ja tarkvaranõuded
Intel kasutab disaini testimiseks järgmist riist- ja tarkvara, ntample:
Riistvara

• Intel Agilex I-seeria arenduskomplekt
• DisplayPort Source GPU
• DisplayPorti valamu (monitor)
• Bitec DisplayPort FMC tütarkaart, versioon 8C
• DisplayPorti kaablid

Tarkvara

• Intel Quartus® Prime
• Sünopsia* VCS-i simulaator

1.3. Disaini loomine
Disaini loomiseks kasutage Intel Quartus Prime tarkvara DisplayPort Intel FPGA IP parameetriredaktoritample.
Joonis 3. Kujundusvoo genereerimine

1.  Valige Tööriistad ➤ IP-kataloog ja valige sihtseadmete perekonnaks Intel Agilex F-tile.
   Märkus. Disain example toetab ainult Intel Agilex F-tile seadmeid.
2. Leidke IP-kataloogis DisplayPort Intel FPGA IP ja topeltklõpsake sellel. Ilmub aken New IP Variation.
3. Määrake oma kohandatud IP-variatsioonile tipptaseme nimi. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip.
4. Valige väljal Seade Intel Agilex F-tile seade või jätke Intel Quartus Prime'i tarkvara vaikeseade valik.
5. Klõpsake nuppu OK. Ilmub parameetriredaktor.
6. Seadistage soovitud parameetrid nii TX kui ka RX jaoks.
7. Disaini all Exampvahekaardil valige DisplayPort SST Parallel Loopback ilma PCR-ita.
8. Valige katsestendi loomiseks Simulatsioon ja riistvarakujunduse genereerimiseks valige Sünteesample. Disaini loomiseks peate valima vähemalt ühe neist valikutestample files. Kui valite mõlemad, pikeneb genereerimisaeg.
9. Sihtarenduskomplekti jaoks valige Intel Agilex I-Series SOC Development Kit. See muudab toimingus 4 valitud sihtseadme, et see vastaks arenduskomplektis olevale seadmele. Intel Agilex I-Series SOC arenduskomplekti puhul on vaikeseade AGIB027R31B1E2VR0.
10. Klõpsake nuppu Genereeri eksample Disain.

1.4. Disaini simuleerimine
DisplayPort Intel FPGA IP disain example testbench simuleerib jadaloop-konstruktsiooni TX-eksemplarilt RX-eksemplarile. Sisemine videomustri generaatori moodul juhib DisplayPort TX-i eksemplari ja RX-i eksemplari videoväljund ühendub katsestendi CRC-kontrolleritega.
Joonis 4. Disaini simulatsioonivoog

1. Minge Synopsysi simulaatori kausta ja valige VCS.
2. Käivitage simulatsiooniskript.
   Allikas vcs_sim.sh
3. Skript teostab Quartuse TLG-d, kompileerib ja käivitab simulaatoris testimise.
4. Analüüsige tulemust.
   Edukas simulatsioon lõpeb allika ja valamu SRC võrdlusega.

1.5. Disaini koostamine ja testimine
Joonis 5. Disaini koostamine ja simuleerimineRiistvara näidistesti koostamiseks ja käivitamiseksampkujundamisel järgige neid samme:

1. Veenduge, et riistvara ntampdisaini genereerimine on lõppenud.
2. Käivitage tarkvara Intel Quartus Prime Pro Edition ja avage / quartus/agi_dp_demo.qpf.
3. Klõpsake nuppu Töötlemine ➤ Alusta kompileerimist.
4. Pärast edukat kompileerimist loob Intel Quartus Prime Pro Edition tarkvara .sof file teie määratud kataloogis.
5. Ühendage Biteci tütarkaardi DisplayPort RX-pistik välise DisplayPort-allikaga, näiteks arvuti graafikakaardiga.
6. Ühendage Biteci tütarkaardi DisplayPort TX-pistik DisplayPorti valamuseadmega, näiteks videoanalüsaatori või arvutimonitoriga.
7.  Veenduge, et kõik arendusplaadi lülitid oleksid vaikeasendis.
8. Konfigureerige valitud Intel Agilex F-Tile seade arendusplaadil, kasutades loodud .sof file (Tööriistad ➤ Programmeerija ).
9. DisplayPorti valamuseade kuvab videoallikast loodud video.

Seotud teave
Intel Agilex I-seeria FPGA arenduskomplekti kasutusjuhend/
1.5.1. Taastav ELF File
Vaikimisi on ELF file genereeritakse dünaamilise kujunduse ntample.
Kuid mõnel juhul peate ELF-i taastama file kui muudate tarkvara file või taastage fail dp_core.qsys file. Faili dp_core.qsys taasgenereerimine file värskendab faili .sopcinfo file, mis nõuab ELF-i taastamist file.

1. Minema /tarkvara ja vajadusel muutke koodi.
2. Minema /script ja käivitage järgmine ehitusskript: source build_sw.sh
   • Windowsis otsige ja avage Nios II Command Shell. Nios II Command Shellis avage /script ja käivitage allikas build_sw.sh.
   Märkus. Ehitiskripti käivitamiseks opsüsteemis Windows 10 on teie süsteemil vaja Windowsi alamsüsteeme Linuxile (WSL). Lisateavet WSL-i installitoimingute kohta leiate Nios II tarkvaraarendaja käsiraamatust.
   • Linuxis käivitage Platform Designer ja avage Tools ➤ Nios II Command Shell. Nios II Command Shellis avage /script ja käivitage allikas build_sw.sh.
3. Veenduge, et .elf file aastal genereeritakse /tarkvara/ dp_demo.
4. Laadige alla loodud .elf file FPGA-sse ilma faili .sof uuesti kompileerimata file käivitades järgmise skripti: nios2-download /software/dp_demo/*.elf
5. Uue tarkvara jõustumiseks vajutage lähtestusnuppu FPGA-plaadil.

1.6. DisplayPort Intel FPGA IP Design Example Parameetrid
Tabel 2. DisplayPort Intel FPGA IP Design Example QSF-i piirang Intel Agilex Ftile seadmele

QSF-i piirang	Kirjeldus
set_global_assignment -name VERILOG_MACRO "__DISPLAYPORT_support__=1"	Alates Quartus 22.2-st on see QSF-i piirang vajalik DisplayPorti kohandatud SRC (Soft Reset Controller) voo lubamiseks

Tabel 3. DisplayPort Intel FPGA IP Design ExampIntel Agilex F-tile Device parameetrid

Parameeter	Väärtus	Kirjeldus
Saadaval disain Example
Valige Disain	• Mitte ühtegi •DisplayPort SST Parallel Loopback ilma PCR-ita • AXIS-videoliidesega DisplayPort SST Parallel Loopback	Valige disain ntample genereerida. • Puudub: kujundus puudub ntample on saadaval praeguse parameetrivaliku jaoks. •DisplayPort SST Parallel Loopback ilma PCR-ita: see disain ntampKui lülitate sisse parameetri Enable Video Input Image Port, demonstreerib paralleelset loopbacki DisplayPorti valamult DisplayPorti allikale ilma piksli kella taastamise (PCR) moodulita. • DisplayPort SST Parallel Loopback koos AXIS-videoliidesega: see disain ntample demonstreerib AXIS Video liidesega paralleelset tagasisilmust DisplayPorti valamult DisplayPorti allikale, kui suvandi Luba aktiivsed videoandmeprotokollid on seatud väärtusele AXIS-VVP Full.
Disain ntample Files
Simulatsioon	Sisse välja	Vajaliku genereerimiseks lülitage see valik sisse files simulatsiooni katsestendi jaoks.
Süntees	Sisse välja	Vajaliku genereerimiseks lülitage see valik sisse files Intel Quartus Prime'i koostamiseks ja riistvara kujundamiseks.
Loodud HDL-vorming
Genereeri File Vorming	Verilog, VHDL	Valige loodud disaini jaoks eelistatud HDL-vorming, ntample fileseatud. Märkus. See suvand määrab ainult genereeritud tipptaseme IP vormingu files. Kõik teised files (nt ntample katsepingid ja tipptase files riistvara tutvustamiseks) on Verilog HDL-vormingus.
Sihtmärgi arenduskomplekt
Valige juhatus	• Arenduskomplekt puudub •Intel Agilex I-seeria Arenduskomplekt	Valige sihitud kujunduse jaoks tahvel, ntample.

Parameeter	Väärtus	Kirjeldus
		• Arenduskomplekt puudub: see valik välistab disaini kõik riistvaraaspektid, ntample. P-tuum määrab kõik viigumäärangud virtuaalseteks viigudeks. •Intel Agilex I-seeria FPGA arenduskomplekt: see suvand valib automaatselt projekti sihtseadme, et see sobiks selles arenduskomplektis oleva seadmega. Saate sihtseadet muuta, kasutades parameetrit Muuda sihtseadet, kui teie plaadi versioonil on mõni muu seadme variant. IP-tuum määrab kõik viigumäärangud vastavalt arenduskomplektile. Märkus: eelprojekt Example ei ole selles Quartuse versioonis riistvara funktsionaalselt kinnitatud. • Kohandatud arenduskomplekt: see valik võimaldab disaini ntampseda testitakse Inteli FPGA-ga kolmanda osapoole arenduskomplektiga. Võimalik, et peate ise määrama tihvtide määramise.
Sihtseade
Muuda sihtseadet	Sisse välja	Lülitage see valik sisse ja valige arenduskomplekti jaoks eelistatud seadmevariant.

Parallel Loopback Design Examples

DisplayPort Intel FPGA IP disain exampdemonstreerivad paralleelset tagasisilmust DisplayPort RX-i eksemplarilt DisplayPort TX-eksemplarile ilma pikslikella taastamise (PCR) moodulita.
Tabel 4. DisplayPort Intel FPGA IP Design Example Intel Agilex F-tile Device jaoks

Disain ntample	Määramine	Andmeedastuskiirus	Kanalirežiim	Loopback tüüp
DisplayPort SST paralleelsilmus ilma PCR-ita	DisplayPort SST	RBR, HRB, HRB2, HBR3	Lihtne	Paralleelselt ilma PCR-ita
DisplayPort SST paralleelne loopback koos AXIS-videoliidesega	DisplayPort SST	RBR, HRB, HRB2, HBR3	Lihtne	Paralleelselt AXISe videoliidesega

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback disain Omadused
SST paralleelse loopback disain ntamples demonstreerivad ühe videovoo edastamist DisplayPorti valamust DisplayPorti allikasse.
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO 9001:2015 registreeritud
Joonis 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ilma PCR-ita

• Selles variandis lülitatakse sisse DisplayPorti allika parameeter TX_SUPPORT_IM_ENABLE ja kasutatakse videopildi liidest.
• DisplayPorti valamu võtab vastu video ja/või heli voogedastust välisest videoallikast (nt GPU) ja dekodeerib selle paralleelseks videoliideseks.
• DisplayPorti valamu videoväljund juhib otse DisplayPorti lähtevideoliidest ja kodeerib enne monitorile edastamist DisplayPorti põhilingile.
• IOPLL juhib nii DisplayPorti valamut kui ka lähtevideo kellasid kindla sagedusega.
• Kui DisplayPorti valamu ja allika parameeter MAX_LINK_RATE on konfigureeritud väärtusele HBR3 ja PIXELS_PER_CLOCK on konfigureeritud neljale, töötab videokell sagedusel 300 MHz, et toetada 8Kp30 pikslisagedust (1188/4 = 297 MHz).

Joonis 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback koos AXIS Videoga Liides

• Selles variandis valige DisplayPorti allika ja valamu parameeter AXIS-VVP FULL jaotises AKTIIVSETE VIDEOANDMETE PROTOKOLLIDE lubamine, et lubada Axis Video Data Interface.
• DisplayPorti valamu võtab vastu video ja/või heli voogedastust välisest videoallikast (nt GPU) ja dekodeerib selle paralleelseks videoliideseks.
• DisplayPort Sink teisendab video andmevoo telje videoandmeteks ja juhib DisplayPorti lähtetelje videoandmeliidest VVP videokaadri puhvri kaudu. DisplayPort Source teisendab telje videoandmed DisplayPorti põhilingiks enne kuvarile edastamist.
• Selles kujundusvariandis on kolm peamist videokella, nimelt rx/tx_axi4s_clk, rx_vid_clk ja tx_vid_clk. axi4s_clk töötab sagedusel 300 MHz mõlema AXIS-mooduli jaoks allikas ja valamu. rx_vid_clk käitab DP Sink Video konveieri sagedusel 300 MHz (toetamaks mis tahes eraldusvõimet kuni 8Kp30 4PIP-d), samas kui tx_vid_clk käitab DP Source Video konveieri tegeliku piksli kella sagedusega (jagatuna PIP-idega).
• See disainivariant konfigureerib tx_vid_clk sageduse automaatselt I2C programmeerimise kaudu pardal olevale SI5391B OSC-le, kui disain tuvastab eraldusvõime lüliti.
• See disainivariant demonstreerib ainult DisplayPorti tarkvaras eelnevalt määratletud kindlat arvu eraldusvõimet, nimelt:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Kella skeem
Kellastamisskeem illustreerib DisplayPort Intel FPGA IP-disaini kelladomeene, ntample.
Joonis 8. Intel Agilex F-tile DisplayPort Transiiveri kella skeemTabel 5. Kellaskeemi signaalid

Kell diagrammil	Kirjeldus
SysPLL refclk	F-tile System PLL referentskell, mis võib olla mis tahes taktsagedus, mis on selle väljundsageduse jaoks jagatav System PLL-ga. Selles kujunduses example, system_pll_clk_link ja rx/tx refclk_link jagavad sama 150 MHz SysPLL refclk-i.

Kell diagrammil	Kirjeldus
	See peab olema vabalt töötav kell, mis on enne vastava väljundpordi ühendamist DisplayPort Phy Topiga ühendatud transiiveri referentskella viigust Reference and System PLL Clocks IP sisendkellaporti. Märkus. Selle disaini puhul ntample, konfigureerige kellakontrolleri GUI Si5391A OUT6 sagedusele 150 MHz.
süsteem pll clk link	Minimaalne System PLL väljundsagedus kogu DisplayPorti sageduse toetamiseks on 320 MHz. See disain example kasutab 900 MHz (kõrgeimat) väljundsagedust, nii et SysPLL refclk-i saab jagada rx/tx refclk_linkiga, mis on 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR ja Tx PLL Link refclk, mis fikseeriti 150 MHz-le, et toetada kogu DisplayPorti andmeedastuskiirust.
rx_ls_clkout / tx_ls_clkout	DisplayPorti lingi kiirus Kella ja kella vahel DisplayPorti IP-tuum. Sagedus, mis võrdub andmeedastuskiirusega, jagatakse paralleelse andmelaiusega. Example: Sagedus = andmeedastuskiirus / andmelaius = 8.1 G (HBR3) / 40 bitti = 202.5 ​​MHz

2.3. Simulatsiooni testbench
Simulatsiooni testpink simuleerib DisplayPort TX-i jada tagasilülitamist RX-ile.
Joonis 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagrammTabel 6. Testpingi komponendid

Komponent	Kirjeldus
Videomustri generaator	See generaator loob värviriba mustreid, mida saate konfigureerida. Saate parameetrid seada videovormingu ajastust.
Testbench Control	See plokk juhib simulatsiooni testjärjestust ja genereerib vajalikud stiimulisignaalid TX-tuumale. Katselaua juhtplokk loeb võrdluste tegemiseks ka CRC väärtust nii allikast kui ka valamust.
RX-lingi kiiruse kella sageduse kontrollija	See kontrollija kontrollib, kas RX-transiiveri taastatud taktsagedus vastab soovitud andmeedastuskiirusele.
TX lingi kiiruse kella sageduse kontrollija	See kontrollija kontrollib, kas TX-transiiveri taastatud taktsagedus vastab soovitud andmeedastuskiirusele.

Simulatsiooni katsestendiga tehakse järgmised kontrollid:
Tabel 7. Testbench Verifications

Testimise kriteeriumid	Kontrollimine
• Link koolitus andmeedastuskiirusega HBR3 • Lugege DPCD registreid, et kontrollida, kas DP Status seab ja mõõdab nii TX kui ka RX ühenduse kiiruse sagedust.	Ühenduse kiiruse mõõtmiseks on integreeritud sageduskontroller kella sageduse väljund TX ja RX transiiverilt.
• Käivitage videomuster TX-lt RX-ile. • Kontrollige nii allika kui ka valamu CRC-d, et kontrollida, kas need ühtivad	• Ühendab videomustri generaatori DisplayPorti allikaga, et luua videomuster. • Järgmisena loeb testpingi juhtseade DPTX- ja DPRX-registritest välja nii allika kui ka neeldumise CRC ning võrdleb, et mõlemad CRC väärtused oleksid identsed. Märkus. CRC arvutamise tagamiseks peate lubama CTS-i testimise automatiseerimise parameetri.

F-Tile DisplayPort Intel FPGA IP Design Ex. dokumentide versioonide ajaluguample Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2022.09.02	22.	20.0.1	• Muudetud dokumendi pealkiri DisplayPort Intel Agilex F-Tile FPGA IP Design Example kasutusjuhend F-Tile DisplayPort Intel FPGA IP Design Example Kasutusjuhend. • Lubatud AXIS Video Design Example variant. •Eemaldati Static Rate disain ja asendati see Multi Rate Design Example. • Eemaldati märkus DisplayPort Intel FPGA IP Design ExampLühijuhend, milles öeldakse, et Intel Quartus Prime 21.4 tarkvaraversioon toetab ainult esialgset disainiampvähem. •Asendas kataloogistruktuuri joonise õige joonisega. •Lisatud jaotis ELFi taastamine File jaotises Disaini koostamine ja testimine. • Värskendati jaotist Riistvara ja tarkvara nõuded, et lisada täiendavat riistvara nõuded.
2021.12.13	21.	20.0.0	Esialgne vabastamine.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO 9001:2015 registreeritud

Online versioon
Saada tagasisidet
UG-20347
ID: 709308
Versioon: 2022.09.02

Dokumendid / Ressursid

intel F-Tile DisplayPort FPGA IP Design Example [pdfKasutusjuhend F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Viited

• Kasutusjuhend