F-Tile Interlaken Intel FPGA IP Design Example

Kiirjuhend

F-Tile Interlaken Intel® FPGA IP-tuum pakub simulatsiooni katsestendi. Riistvara disain example, mis toetab kompileerimist ja riistvara testimist, on saadaval Intel Quartus® Prime Pro Editioni tarkvara versioonis 21.4. Kui loote kujunduse ntample, loob parameetriredaktor automaatselt files on vajalik disaini simuleerimiseks, koostamiseks ja testimiseks.
Katselaud ja disain example toetab NRZ ja PAM4 režiimi F-tile seadmete jaoks. F-Tile Interlaken Inteli FPGA IP-tuum genereerib disaini examples järgmiste toetatud radade arvu ja andmeedastuskiiruste kombinatsioonide jaoks.

IP-toega radade arvu ja andmeedastuskiiruste kombinatsioonid
Intel Quartus Prime Pro Editioni tarkvara versioon 21.3 toetab järgmisi kombinatsioone. Kõiki teisi kombinatsioone toetatakse Intel Quartus Prime Pro Editioni tulevases versioonis.

Radade arv	Sõidurea kiirus (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Jah	–	Jah	Jah	–
6	–	–	–	Jah	Jah
8	–	–	Jah	Jah	–
10	–	–	Jah	Jah	–
12	–	Jah	Jah	Jah	–

Joonis 1. Disaini väljatöötamise etapid Example

Märkus. Riistvara kompileerimine ja testimine on saadaval Intel Quartus Prime Pro Editioni tarkvara versioonis 21.4.
F-Tile Interlaken Intel FPGA IP-tuuma disain example toetab järgmisi funktsioone:

• Sisemine TX to RX jada tagasisilmusrežiim
• Loob automaatselt fikseeritud suurusega pakette
• Põhilised pakettide kontrollimise võimalused
• Võimalus kasutada süsteemikonsooli kujunduse lähtestamiseks uuesti testimise eesmärgil

Joonis 2. Kõrgetasemeline plokkskeem

Seotud teave

• F-Tile Interlaken Intel FPGA IP kasutusjuhend
• F-Tile Interlaken Inteli FPGA IP väljalaskemärkmed

Riist- ja tarkvaranõuded

Et testida endistampdisaini, kasutage järgmist riist- ja tarkvara:

• Tarkvara Intel Quartus Prime Pro Edition versioon 21.3
• Süsteemi konsool
• Toetatud simulaator:
  • Sünopsia* VCS*
  • Sünopsia VCS MX
  • Siemens* EDA ModelSim* SE või Questa*

Märkus.  Disaini riistvaratugi ntample on saadaval Intel Quartus Prime Pro Editioni tarkvara versioonis 21.4.

Disaini loomine

Joonis 3. Menetlus

Järgige neid samme, et luua kujundus ntample ja testbench:

1. Klõpsake tarkvaras Intel Quartus Prime Pro Edition File ➤ Uue projekti viisard, et luua uus Intel Quartus Prime projekt, või klõpsake nuppu File ➤ Olemasoleva Intel Quartus Prime'i projekti avamiseks avage projekt. Viisard palub teil määrata seadme.
2. Määrake Agilexi seadmete perekond ja valige oma disaini jaoks F-Tile'iga seade.
3. Otsige üles ja topeltklõpsake IP-kataloogis F-Tile Interlaken Intel FPGA IP. Ilmub aken New IP Variant.
4. Määrake tipptaseme nimi teie kohandatud IP-variatsiooni jaoks. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip.
5. Klõpsake nuppu OK. Ilmub parameetriredaktor.

Joonis 4. Näideample Disain Tab

6. Määrake vahekaardil IP oma IP-tuumavariatsiooni parameetrid.
7. On Exampvahekaardil Disain, valige teststendi loomiseks suvand Simulatsioon.
Märkus. Sünteesivalik on riistvara jaoks, ntample disain, mis on saadaval Intel Quartus Prime Pro Editioni tarkvara versioonis 21.4.
8. Genereeritud HDL-vormingu jaoks on saadaval nii Verilogi kui ka VHDL-i valik.
9. Klõpsake nuppu Generate Example Disain. Vali ExampIlmub aken Design Directory.
10. Kui soovite kujundust muuta ntample kataloogi tee või nimi kuvatavatest vaikeväärtustest (ilk_f_0_example_design), sirvige uut teed ja tippige uus kujundus example kataloogi nimi.
11. Klõpsake nuppu OK.

Märkus. F-Tile Interlakeni Intel FPGA IP-disaini puhul exampSystemPLL instantseeritakse automaatselt ja ühendatakse F-Tile Interlaken Inteli FPGA IP-tuumaga. SystemPLL-i hierarhia tee kujunduses ntample on:

example_design.test_env_inst.test_dut.dut.pll

Disainis olev SystemPLL ntample jagab sama 156.26 MHz võrdlustakti mis transiiveril.

Kataloogi struktuur

F-Tile Interlaken Inteli FPGA IP-tuum genereerib järgmist files disaini jaoks ntample:
Joonis 5. Kataloogistruktuur

Tabel 2. Riistvara disain Example File Kirjeldused
Need files asuvadample_installation_dir>/ilk_f_0_example_design kataloog.

File Nimed	Kirjeldus
example_design.qpf	Intel Quartus Prime projekt file.
example_design.qsf	Intel Quartus Prime'i projekti sätted file
example_design.sdc jtag_timing_template.sdc	Sünopsise disainipiirang file. Saate oma disaini jaoks kopeerida ja muuta.
sysconsole_testbench.tcl	Peamine file süsteemikonsooli juurdepääsuks

Märkus. Disaini riistvaratugi ntample on saadaval Intel Quartus Prime Pro Editioni tarkvara versioonis 21.4.

Tabel 3. Katselaud File Kirjeldus

See file asubample_installation_dir>/ilk_f_0_example_design/ example_design/rtl kataloog.

File Nimi	Kirjeldus
top_tb.sv	Tipptasemel katselaud file.

Tabel 4. Testbenchi skriptid

Need files asuvadample_installation_dir>/ilk_f_0_example_design/ example_design/testbench kataloog

File Nimi	Kirjeldus
run_vcs.sh	Synopsys VCS-i skript testbenndi käitamiseks.
run_vcsmx.sh	Synopsys VCS MX skript katsestendi käitamiseks.
run_mentor.tcl	Siemens EDA ModelSim SE või Questa skript katsestendi käitamiseks.

Disaini simuleerimine Example Testbench

Joonis 6. Protseduur

Katsepingi simuleerimiseks järgige neid samme.

1. Minge käsurealt testbenchi simulatsioonikataloogi. Kataloogi tee onample_installation_dir>/example_design/ testbench.
2. Käivitage simulatsiooniskript teie valitud toetatud simulaatori jaoks. Skript kompileerib ja käivitab simulaatoris testimise. Teie skript peaks pärast simulatsiooni lõppemist kontrollima, kas SOP- ja EOP-loendurid ühtivad.

Tabel 5. Simulatsiooni käivitamise sammud

Simulaator	Juhised
VCS	Tippige käsureale:   sh run_vcs.sh
VCS MX	Tippige käsureale:   sh run_vcsmx.sh
ModelSim SE või Questa	Tippige käsureale:   vsim -do run_mentor.tcl Kui eelistate simuleerida ilma ModelSim GUI-d avamata, tippige:   vsim -c -do run_mentor.tcl

3. Analüüsige tulemusi. Edukas simulatsioon saadab ja võtab vastu pakette ning kuvab teade "Test PASSED".

Disaini katselaud ntample täidab järgmised ülesanded:

• Moodustab F-Tile Interlaken Inteli FPGA IP-tuuma.
• Prindib PHY oleku.
• Kontrollib metakaadri sünkroonimist (SYNC_LOCK) ja sõna (ploki) piire (WORD_LOCK).
• Ootab, kuni üksikud sõidurajad lukustatakse ja joondatakse.
• Alustab pakettide edastamist.
• Kontrollib pakettide statistikat:
  • CRC24 vead
  • SOP-id
  • EOP-d

Järgmised sampväljund illustreerib edukat simulatsioonikatset:

Disaini koostamine Example

1. Veenduge, et endineampdisaini genereerimine on lõppenud.
2. Avage Intel Quartus Prime Pro Editioni tarkvaras projekt Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. Menüüs Töötlemine klõpsake nuppu Alusta kompileerimist.

Disain ntample Kirjeldus

Disain example demonstreerib Interlakeni IP-tuuma funktsioone.

Disain ntample Komponendid

Endineample design ühendab süsteemi- ja PLL-i referentskellad ning vajalikud disainikomponendid. Endineample design konfigureerib IP-tuuma sisemise loopback režiimis ja genereerib pakette IP-tuuma TX kasutaja andmeedastusliideses. IP-tuum saadab need paketid transiiveri kaudu sisemisel tagasisilmusteel.
Pärast seda, kui IP-tuuma vastuvõtja võtab tagasisilmusteel olevad paketid vastu, töötleb see Interlakeni pakette ja edastab need RX-i kasutaja andmeedastusliidese kaudu. Endineample disain kontrollib vastuvõetud ja edastatud pakettide vastavust.
F-Tile Interlaken Inteli IP disain example sisaldab järgmisi komponente:

1. F-Tile Interlaken Inteli FPGA IP-tuum
2. Paketigeneraator ja pakettide kontrollija
3. F-plaadi viide ja süsteemi PLL-kellad Inteli FPGA IP-tuum

Liidese signaalid

Tabel 6. Disain Näitample liidese signaalid

Pordi nimi	Suund	Laius (bitid)	Kirjeldus
mgmt_clk	Sisend	1	Süsteemi kella sisend. Kellasagedus peab olema 100 MHz.
pll_ref_clk	Sisend	1	Transiiveri võrdluskell. Juhib RX CDR PLL-i.
rx_pin	Sisend	Radade arv	Vastuvõtja SERDES andmepink.
tx_pin	Väljund	Radade arv	Edastage SERDES andmepink.
rx_pin_n(1)	Sisend	Radade arv	Vastuvõtja SERDES andmepink.
tx_pin_n(1)	Väljund	Radade arv	Edastage SERDES andmepink.
mac_clk_pll_ref	Sisend	1	Seda signaali peab juhtima PLL ja see peab kasutama sama kellaallikat, mis juhib pll_ref_clk. See signaal on saadaval ainult PAM4 režiimi seadme variatsioonides.
usr_pb_reset_n	Sisend	1	Süsteemi lähtestamine.

(1) Saadaval ainult PAM4 variantides.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

Registreeri kaart

Märkus.

• Disain ntample registri aadress algab 0x20**, Interlakeni IP-tuumaregistri aadress aga 0x10**.
• F-tile PHY registri aadress algab 0x30**, samas kui F-tile FEC registri aadress algab 0x40**. FEC-register on saadaval ainult PAM4-režiimis.
• Pääsukood: RO – ainult lugemiseks ja RW – lugemiseks/kirjutamiseks.
• Süsteemikonsool loeb disaini example registreerib ja teatab ekraanil testi oleku.

Tabel 7. Disain Näitample Registreeri Kaart

Offset	Nimi	Juurdepääs	Kirjeldus
8	Reserveeritud
8	Reserveeritud
8	Süsteemi PLL lähtestamine	RO	Järgmised bitid näitavad süsteemi PLL-i lähtestamise taotlust ja lubamisväärtust: • Bitt [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8	RX rada joondatud	RO	Näitab RX sõiduraja joondust.
8	WORD on lukus	RO	[NUM_LANES–1:0] – sõna (ploki) piiride tuvastamine.
8	Sünkroonimine lukustatud	RO	[NUM_LANES–1:0] – metakaadri sünkroonimine.
8 – 06	CRC32 vigade arv	RO	Näitab CRC32 vigade arvu.
8'h0A	CRC24 vigade arv	RO	Näitab CRC24 vigade arvu.
8'h0B	Ülevoolu/allavoolu signaal	RO	Järgmised bitid näitavad: • Bit [3] – TX alavoolu signaal • Bit [2] – TX ülevoolusignaal • Bit [1] – RX ülevoolu signaal
8'h0C	SOP arv	RO	Näitab SOP numbrit.
8'h0D	EOP arv	RO	Näitab EOP numbrit
8'h0E	Vigade arv	RO	Näitab järgmiste vigade arvu: • Rajajoonduse kaotamine • Ebaseaduslik kontrollsõna • Ebaseaduslik raamimuster • SOP või EOP indikaator puudub
8'h0F	send_data_mm_clk	RW	Generaatori signaali lubamiseks kirjutage 1 bitile [0].
8	Kontrollija viga		Näitab kontrollimise viga. (SOP-andmete viga, kanalinumbri viga ja PLD-andmete viga)
8	Süsteemi PLL-lukk	RO	Bit [0] näitab PLL-luku indikatsiooni.
8	TX SOP arv	RO	Näitab paketigeneraatori poolt genereeritud SOP arvu.
8	TX EOP arv	RO	Näitab paketigeneraatori poolt genereeritud EOP arvu.
8	Pidev pakett	RW	Pideva paketi lubamiseks kirjutage 1 bitile [0].
jätkus…

Offset	Nimi	Juurdepääs	Kirjeldus
8	ECC vigade arv	RO	Näitab ECC vigade arvu.
8	ECC parandatud vigade arv	RO	Näitab parandatud ECC-vigade arvu.
8	tile_tx_rst_n	WO	Paani lähtestamine SRC-le TX-i jaoks.
8	tile_rx_rst_n	WO	Paani lähtestamine SRC-le RX-i jaoks.
8	tile_tx_rst_ack_n	RO	Paanide lähtestamise kinnitus TX-i SRC-st.
8	tile_rx_rst_ack_n	RO	Paanide lähtestamise kinnitus SRC-lt RX jaoks.

Lähtesta

F-Tile Interlaken Inteli FPGA IP-tuuma puhul käivitate lähtestamise (reset_n=0) ja hoiate all, kuni IP-tuum tagastab lähtestamise kinnituse (reset_ack_n=0). Pärast lähtestamise eemaldamist (reset_n=1) naaseb lähtestamise kinnitus algolekusse
(reset_ack_n=1). Kujunduses example, rst_ack_sticky register hoiab lähtestamise kinnituse kinnitust ja käivitab seejärel lähtestamise eemaldamise (reset_n=1). Võite kasutada alternatiivseid meetodeid, mis sobivad teie disainivajadustega.

Tähtis: Igas stsenaariumis, kus on vaja sisemist jadasilmust, peate vabastama F-plaadi TX ja RX eraldi kindlas järjekorras. Lisateabe saamiseks vaadake süsteemikonsooli skripti.

Joonis 7. Reset Sequence in NRZ Mode

Joonis 8. Reset Sequence PAM4 režiimis

F-Tile Interlaken Intel FPGA IP Design Example Kasutusjuhend Arhiivid

Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

Intel Quartus Prime versioon	IP Core versioon	Kasutusjuhend
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example Kasutusjuhend

Dokumenteerige F-Tile Interlakeni Intel FPGA IP Design Ex. versioonide ajaluguample Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2021.10.04	21.3	3.0.0	• Lisatud tugi uutele sõiduraja määrade kombinatsioonidele. Lisateabe saamiseks vaadake Tabel: IP-toega radade arvu ja andmeedastuskiiruse kombinatsioonid. • Uuendati toetatud simulaatorite loendit jaotises: Riist- ja tarkvaranõuded. • Lisatud jaotisesse uued lähtestusregistrid: Registreeri kaart.
2021.06.21	21.2	2.0.0	Esialgne vabastamine.

Dokumendid / Ressursid

intel F-Tile Interlaken Intel FPGA IP Design Example [pdfKasutusjuhend F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Disain Example

Viited

• Kasutusjuhend