intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native ujukoma DSP Intel® FPGA IP kasutusjuhend
Intel® Cyclone® 10 GX loomuliku ujukoma DSP Intel® FPGA IP parameetrite määramine
Valige erinevad parameetrid, et luua oma disaini jaoks sobiv IP-tuum.
- Intel® Quartus® Prime Pro Editionis looge uus projekt, mis sihib Intel Cyclone® 10 GX seadet.
- IP-kataloogis klõpsake valikul Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Avaneb Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP parameetrite redaktor. - Sisestage dialoogiboksis Uus IP-variatsioon olemi nimi ja klõpsake nuppu OK.
- Jaotises Parameetrid valige DSP mall ja View mida soovite oma IP-tuuma jaoks
- DSP-plokis View, lülitage iga kehtiva registri kellaaeg või lähtestamine.
- Korrutamise lisamise või vektori režiimi 1 jaoks klõpsake GUI-s Chain In multiplekserit, et valida sisend ahelpordist või teljepordist.
- Lisamise või lahutamise valimiseks klõpsake graafilises kasutajaliideses liitmise sümbolit.
- Aheldamise pordi lubamiseks klõpsake GUI-s Chain Out multiplekserit.
- Klõpsake nuppu Genereeri HDL.
- Klõpsake nuppu Lõpeta.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP parameetrid
Tabel 1. Parameetrid
| Parameeter | Väärtus | Vaikeväärtus | Kirjeldus |
| DSP mall | Korrutada Lisa
Korruta Lisa Korruta Akumuleeri vektorrežiim 1 Vektorrežiim 2 |
Korrutada | Valige DSP-ploki jaoks soovitud töörežiim.
Valitud toiming kajastub DSP blokk View. |
| View | Register Lubab registri tühjendamise | Registreerimine Võimaldab | Suvandid kella skeemi või registrite lähtestamise skeemi valimiseks view. Valitud toiming kajastub DSP blokk View. |
| jätkus… | |||
| Parameeter | Väärtus | Vaikeväärtus | Kirjeldus |
| Valige Registreerimine Võimaldab jaoks DSP blokk View et näidata registrite kella skeemi. Selles saate muuta iga registri kellaaega view.
Valige Registri kustutab jaoks DSP blokk View registrite lähtestamise skeemi kuvamiseks. Lülitage sisse Kasutage Single Clear et muuta registrite lähtestamise skeemi. |
|||
| Kasutage Single Clear | Sisse või välja | Väljas | Lülitage see parameeter sisse, kui soovite ühe lähtestamise abil lähtestada kõik DSP-ploki registrid. Registrite lähtestamiseks erinevate lähtestamisportide kasutamiseks lülitage see parameeter välja.
Lülitage sisse, et väljundregistris oleks 0; väljundregistri 1 tühjendamiseks välja lülitada. Selge 0 sisendregistrite jaoks kasutab aclr[0] signaali. Selge 1 väljund- ja konveierregistrite kasutamiseks aclr[1] signaal. Kõik sisendregistrid kasutavad aclr[0] lähtestussignaali. Kõik väljund- ja konveieriregistrid kasutavad aclr[1] lähtestussignaali. |
| DSP View Blokeeri. | |||
| Multiplekseri kett (14) | Luba Keela | Keela | Aheldamise lubamiseks klõpsake multiplekserit
sadamasse. |
| Chain Out multiplekser (12) | Keela Luba | Keela | Aheldamise lubamiseks klõpsake multiplekserit
sadamasse. |
| Lisaja (13) | +
– |
+ | Klõpsake nuppu Lisaja sümbol liitmise või lahutamise režiimi valimiseks. |
| Registreeri kell
• kirvekell (2) • ay_clock (3) • az_clock (4) • multi_pipeline_cloc k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • lisaja_sisend_2_kell (10) • väljundkell (11) • kella kogumine (1) • accum_pipeline_cl ock (6) • accum_adder_cloc k (8) |
Mitte ühtegi Kell 0
Kell 1 Kell 2 |
Kell 0 | Mis tahes registrist möödahiilimiseks lülitage registrikell sisse Mitte ühtegi.
Lülitage registrikell sisse: • Kell 0 kasutada signaali clk[0] kella allikana • Kell 1 kasutada signaali clk[1] kella allikana • Kell 2 kasutada signaali clk[2] kella allikana Saate neid seadeid muuta ainult siis, kui valite Registreerimine Võimaldab in View parameeter. |
Joonis 1. DSP-plokk View
Tabel 2. DSP mallid
| DSP mallid | Kirjeldus |
| Korrutada | Teeb ühe täppiskorrutise ja rakendab järgmise võrrandi:
• Out = Ay * Az |
| Lisa | Teostab ühe täpsusega liitmise või lahutamise toimingu ja rakendab järgmisi võrrandeid:.
• Out = Ay + Ax • Out = Ay – Ax |
| Korruta Lisa | See režiim teostab ühekordset täppiskorrutamist, millele järgneb liitmise või lahutamise toimingud ja rakendab järgmisi võrrandeid.
• Out = (Ay * Az) – aheldamine • Out = (Ay * Az) + ahelin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Korruta Kogune | Teostab ujukoma korrutamise, millele järgneb ujukoma liitmine või lahutamine eelmise korrutustulemusega ja rakendab järgmisi võrrandeid:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) kogunemisel signaal juhitakse kõrgele. • Out(t) = [Ay(t) * Az(t)] + Out (t-1), kui kogumisport on kõrgel tasemel. • Out(t) = Ay(t) * Az(t), kui kogumisport on madalal tasemel. |
| Vektorrežiim 1 | Teostab ujukoma korrutise, millele järgneb ujukoma liitmine või lahutamine eelmise muutuja DSP ploki ahelsisendiga ja rakendab järgmisi võrrandeid:. |
| jätkus… | |
| DSP mallid | Kirjeldus |
| • Out = (Ay * Az) – aheldamine
• Out = (Ay * Az) + ahelin • Out = (Ay * Az) , aheldatud välja = Ax |
|
| Vektorrežiim 2 | Teostab ujukoma korrutamist, kus IP-tuum edastab korrutamistulemuse otse aheldamisse. Seejärel liidab või lahutab IP-tuum väljundtulemusena sisendist Ax eelmise muutuja DSP ploki ahelsisendi.
See režiim rakendab järgmisi võrrandeid: • Out = Ax – aheldus , väljalülitus = Ay * Az • Out = Ax + aheldus , väljalülitus = Ay * Az • Out = Ax , aheldatud = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP signaalid
Joonis 2. Intel Cyclone 10 GX Native ujukoma DSP Intel FPGA IP signaalid
Joonisel on kujutatud IP-südamiku sisend- ja väljundsignaalid.
Tabel 3. Intel Cyclone 10 GX Native ujukoma DSP Intel FPGA IP sisendsignaalid
| Signaali nimi | Tüüp | Laius | Vaikimisi | Kirjeldus |
| kirves[31:0] | Sisend | 32 | Madal | Sisestage andmesiin kordajasse. Saadaval:
• Lisa režiim • Korrutamise-lisamise režiim ilma aheldamise ja väljalülitamise funktsioonita • Vektorrežiim 1 • Vektorrežiim 2 |
| jah[31:0] | Sisend | 32 | Madal | Sisestage andmesiin kordajasse.
Saadaval kõigis ujukoma töörežiimides. |
| az[31:0] | Sisend | 32 | Madal | Sisestage andmesiin kordajasse. Saadaval:
• Korrutada • Korruta Lisa • Korruta Kogune • Vektorrežiim 1 • Vektorrežiim 2 |
| kett[31:0] | Sisend | 32 | Madal | Ühendage need signaalid eelmise ujukoma DSP IP-tuuma aheldatud signaalidega. |
| clk[2:0] | Sisend | 3 | Madal | Kõigi registrite kellasignaalide sisend.
Need kellasignaalid on saadaval ainult siis, kui mõni sisendregistritest, konveieriregistritest või väljundregistritest on seatud Kell0 or Kell1 or Kell2. |
| ena[2:0] | Sisend | 3 | Kõrge | Kella lubamine clk[2:0] jaoks. Need signaalid on aktiivsed – kõrged.
• ena[0] on mõeldud Kell0 • ena[1] on mõeldud Kell1 • ena[2] on mõeldud Kell2 |
| aclr[1:0] | Sisend | 2 | Madal | Asünkroonsed selged sisendsignaalid kõigi registrite jaoks. Need signaalid on aktiivsed-kõrged.
Kasutage aclr[0] kõigi sisendregistrite ja -kasutuse jaoks aclr[1] kõigi konveier- ja väljundregistrite jaoks. |
| koguneda | Sisend | 1 | Madal | Sisendsignaal aku funktsiooni lubamiseks või keelamiseks.
• Kinnitage see signaal summari väljundi tagasiside lubamiseks. • Tagasisidemehhanismi keelamiseks tühistage see signaal. Saate selle signaali käivitamise ajal kinnitada või tühistada. Saadaval režiimis Multiply Accumulate. |
| aheldatud[31:0] | Väljund | 32 | — | Ühendage need signaalid järgmise ujukoma DSP IP-tuuma ahelsignaalidega. |
| tulemus[31:0] | Väljund | 32 | — | Väljund andmesiini IP tuumast. |
Dokumendi läbivaatamise ajalugu
Muudatused Intel Cyclone 10 GX Native ujukoma DSP Intel FPGA IP kasutusjuhendis
| Kuupäev | Versioon | Muudatused |
| november 2017 | 2017.11.06 | Esialgne vabastamine. |
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
Dokumendid / Ressursid
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfKasutusjuhend Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
