GPIO Intel® FPGA IP kasutusjuhend

---

Intel® Arria® 10 ja Intel® Cyclone® 10 GX seadmed

Värskendatud Intel® Quartus® Prime Design Suite'i jaoks: 21.2
IP-versioon: 20.0.0

Online versioon                                                               ID: 683136
Saada tagasisidet             ug-altera_gpio            Versioon: 2021.07.15

---

GPIO Intel® FPGA IP-tuum toetab üldotstarbelisi I/O (GPIO) funktsioone ja komponente. GPIO-sid saate kasutada üldistes rakendustes, mis ei ole spetsiifilised transiiveritele, mäluliidestele ega LVDS-ile.

GPIO IP-tuum on saadaval ainult Intel Arria® 10 ja Intel Cyclone® 10 GX seadmete jaoks. Kui migreerite kujundusi Stratix® V, Arria V või Cyclone V seadmetest, peate migreerima ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR või ALTIOBUF IP-tuumad.

Seotud teave

• IP-migratsioonivoog Arria V, Cyclone V ja Stratix V seadmete jaoks lk 22
• Intel Stratix 10 I/O juurutusjuhendid
  Pakub GPIOIP põhikasutusjuhendit Intel Stratix 10 seadmete jaoks.
• Sissejuhatus Inteli FPGA IP-tuumadesse
  Annab üldist teavet kõigi Inteli FPGA IP-tuumade kohta, sealhulgas IP-tuumade parameetrite määramise, genereerimise, uuendamise ja simuleerimise kohta.
• Versioonist sõltumatu IP- ja Qsys-i simulatsiooniskriptide loomine
  Looge simulatsiooniskripte, mis ei vaja tarkvara käsitsi värskendamist ega IP-versiooni uuendamist.
• Projektijuhtimise parimad tavad
  Juhised teie projekti ja IP tõhusaks haldamiseks ja teisaldamiseks files.
• GPIO Intel FPGA IP kasutusjuhend arhiivid lk 24
  Pakub GPIO IP-tuuma eelmiste versioonide kasutusjuhendite loendit.
• Double Data Rate I/O (ALTDDIO_IN, ALTDDIO_OUT ja ALTDDIO_BIDIR) IP-tuumade kasutusjuhend
• I/O puhvri (ALTIOBUF) IP Core kasutusjuhend

GPIO Intel FPGA IP väljalasketeave

Inteli FPGA IP-versioonid vastavad Intel Quartus® Prime Design Suite'i tarkvaraversioonidele kuni versioonini 19.1. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 on Intel FPGA IP-l uus versiooniskeem.

---

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.

ISO 9001:2015 registreeritud

Inteli FPGA IP-versiooni (XYZ) number võib muutuda iga Intel Quartus Prime'i tarkvaraversiooniga. Muudatus:

• X tähistab uurimisperioodi olulist läbivaatamist. Kui värskendate tarkvara Intel Quartus Prime, peate IP uuesti looma.
• Y näitab, et IP sisaldab uusi funktsioone. Nende uute funktsioonide lisamiseks genereerige oma IP uuesti.
• Z näitab, et IP sisaldab väiksemaid muudatusi. Nende muudatuste kaasamiseks genereerige oma IP uuesti.

Tabel 1. GPIO Intel FPGA IP Core praeguse väljalaske teave

Üksus	Kirjeldus
IP-versioon	20.0.0
Intel Quartus Prime versioon	21.2
Väljalaske kuupäev	2021.06.23

GPIO Intel FPGA IP-funktsioonid

GPIO IP-tuum sisaldab funktsioone, mis toetavad seadme I/O-plokke. GPIO IP-tuuma konfigureerimiseks saate kasutada parameetriredaktorit Intel Quartus Prime.

GPIO IP-tuum sisaldab järgmisi komponente:

• Topeltandmeedastuskiiruse sisend/väljund (DDIO) – digitaalne komponent, mis kahekordistab või vähendab poole võrra sidekanali andmeedastuskiirust.
• Viivitusahelad – konfigureerige viivitusahelad konkreetse viivituse teostamiseks ja abistamiseks I/O ajastuse sulgemisel.
• I/O puhvrid – ühendage padjad FPGA-ga.

GPIO Intel FPGA IP-andmeteed

Joonis 1. Kõrge tase View ühe otsaga GPIO-st

Tabel 2. GPIO IP Core Data Path režiimid

Andmete tee	Registreerimisrežiim
	Möödasõit	Lihtne register	DDR I/O
			Täishind	Poolhinnaga
Sisend	Andmed liiguvad viivituselemendist südamikusse, jättes mööda kõik topeltandmeedastuskiirusega sisendid (DDIO).	Täiskiirusega DDIO töötab lihtsa registrina, möödudes poole kiirusega DDIO-dest. Paigaldaja valib, kas pakkida register I/O-sse või juurutada register, olenevalt piirkonnast ja ajastuse kompromissidest.	Täiskiirusega DDIO töötab tavalise DDIO-na, möödudes poole kiirusega DDIO-dest.	Täiskiirusega DDIO töötab tavalise DDIO-na. Poole kiirusega DDIO-d teisendavad täiskiirusega andmed poole kiirusega andmeteks.
Väljund	Andmed liiguvad tuumast otse viiteelemendile, jättes mööda kõik DDIO-d.	Täiskiirusega DDIO töötab lihtsa registrina, möödudes poole kiirusega DDIO-dest. Paigaldaja valib, kas pakkida register I/O-sse või juurutada register, olenevalt piirkonnast ja ajastuse kompromissidest.	Täiskiirusega DDIO töötab tavalise DDIO-na, möödudes poole kiirusega DDIO-dest.	Täiskiirusega DDIO töötab tavalise DDIO-na. Poole kiirusega DDIO-d teisendavad täiskiirusega andmed poole kiirusega andmeteks.
Kahesuunaline	Väljundpuhver juhib nii väljundviiku kui ka sisendpuhvrit.	Täiskiirusega DDIO töötab lihtsa registrina. Väljundpuhver juhib nii väljundviiku kui ka sisendpuhvrit.	Täiskiirusega DDIO töötab tavalise DDIO-na. Väljundpuhver juhib nii väljundviiku kui ka sisendpuhvrit. Sisendpuhver juhib kolmest flipflopist koosnevat komplekti.	Täiskiirusega DDIO töötab tavalise DDIO-na. Poole kiirusega DDIO-d teisendavad täiskiirusega andmed poole kiirusega. Väljundpuhver juhib nii väljundviiku kui ka sisendpuhvrit. Sisendpuhver juhib kolmest flipflopist koosnevat komplekti.

Kui kasutate asünkroonseid selgeid ja eelseadistatud signaale, jagavad kõik DDIO-d samu signaale.

Pool- ja täiskiirusega DDIO-d ühendatakse eraldi kelladega. Kui kasutate poole kiirusega ja täiskiirusega DDIO-sid, peab täiskiirusega kell töötama kahekordse poole kiirusega sagedusega. Ajastusnõuete täitmiseks saate kasutada erinevaid faasisuhteid.

Seotud teave
Sisend- ja väljundsiini kõrged ja madalad bitid lk 12

Sisendtee

Pad saadab andmed sisendpuhvrisse ja sisendpuhver toidab viiteelementi. Kui andmed lähevad viivituselemendi väljundisse, valivad programmeeritavad möödaviigumultiplekserid kasutatavad funktsioonid ja teed.Iga sisendtee sisaldab kahte sekundittages DDIO-dest, mis on täis- ja pooletariifsed.

Joonis 2. Lihtsustatud View ühe otsaga GPIO sisendtee

1. Padja võtab andmeid vastu.
2. DDIO IN (1) kogub andmeid ck_fr tõusvate ja langevate servade kohta ning saadab andmed, signaalid (A) ja (B) järgmisel lainekuju joonisel, ühe andmeedastuskiirusega.
3. DDIO IN (2) ja DDIO IN (3) vähendavad andmeedastuskiirust poole võrra.
4. dout[3:0] esitab andmed poole kiirusega siinina.

Joonis 3. Sisendtee lainekuju DDIO režiimis poolkiiruse teisendamisega

Sellel joonisel liiguvad andmed täiskiirusega kellalt kahekordse andmeedastuskiirusega poole kiirusega kella ühe andmeedastuskiirusega. Andmeedastuskiirus jagatakse neljaga ja siini suurust suurendatakse sama suhte võrra. Üldine läbilaskevõime GPIO IP-tuuma kaudu jääb muutumatuks.

Tegelik ajastussuhe erinevate signaalide vahel võib erineda sõltuvalt konkreetsest konstruktsioonist, viivitustest ja faasidest, mille valite täis- ja poolekiirusega kellade jaoks.

Märkus. GPIO IP-tuum ei toeta kahesuunaliste kontaktide dünaamilist kalibreerimist. Rakenduste puhul, mis nõuavad kahesuunaliste kontaktide dünaamilist kalibreerimist, vaadake vastavat teavet.

Seotud teave

• PHY Lite paralleelliidestele Intel FPGA IP Core kasutusjuhend: Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmed
  Annab lisateavet rakenduste kohta, mis nõuavad kahesuunaliste kontaktide jaoks dünaamilist OCT-d.
• Väljundi ja väljundi lubamise teed lk ​​7

Väljundi ja väljundi lubamise teed

Väljundi viivituse element saadab väljundpuhvri kaudu andmed padjale.

Iga väljundtee sisaldab kahte stages DDIO-dest, mis on poole- ja täistariifsed.

Joonis 4. Lihtsustatud View ühe otsaga GPIO väljundteest

Joonis 5. Väljundtee lainekuju DDIO režiimis poolkiiruse teisendamisega

Joonis 6. Lihtsustatud View väljundi lubamise teest

Väljunditee ja väljundi lubamise (OE) tee erinevus seisneb selles, et OE tee ei sisalda täiskiirusega DDIO-d. Pakitud registrirakenduste toetamiseks OE-teel töötab täiskiirusega DDIO-na lihtne register. Samal põhjusel on olemas ainult üks poole kiirusega DDIO.

OE tee töötab järgmises kolmes põhirežiimis:

• Möödasõit – tuum saadab andmed otse viivituselemendile, minnes mööda kõigist DDIO-dest.
• Pakitud register – möödub poole kiirusega DDIO-st.
• SDR-i väljund poole kiirusega – poole kiirusega DDIO-d teisendavad andmed täiskiiruselt poole kiirusega.

Märkus. GPIO IP-tuum ei toeta kahesuunaliste kontaktide dünaamilist kalibreerimist. Rakenduste puhul, mis nõuavad kahesuunaliste kontaktide dünaamilist kalibreerimist, vaadake vastavat teavet.

Seotud teave

• PHY Lite paralleelliidestele Intel FPGA IP Core kasutusjuhend: Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmed
  Annab lisateavet rakenduste kohta, mis nõuavad kahesuunaliste kontaktide jaoks dünaamilist OCT-d.
• Sisendtee lk 5

GPIO Intel FPGA IP-liidese signaalid

Sõltuvalt teie määratud parameetrisätetest on GPIO IP-tuuma jaoks saadaval erinevad liidese signaalid.

Joonis 7. GPIO IP-tuumliidesed

Joonis 8. GPIO liidese signaalid

Tabel 3. Padiliidese signaalid

Padi liides on füüsiline ühendus GPIO IP-tuuma ja padja vahel. See liides võib olenevalt IP-tuuma konfiguratsioonist olla sisend-, väljund- või kahesuunaline liides. Selles tabelis on SUURUS IP-tuumaparameetrite redaktoris määratud andmete laius.

Signaali nimi	Suund	Kirjeldus
pad_in[SIZE-1:0]	Sisend	Sisendsignaal padjalt.
pad_in_b[SIZE-1:0]	Sisend	Padja diferentsiaalse sisendsignaali negatiivne sõlm. See port on saadaval, kui lülitate sisse Kasutage diferentsiaalpuhvrit valik.
pad_out[SUURUS-1:0]	Väljund	Väljundsignaal padjale.
pad_out_b[SUURUS-1:0]	Väljund	Padja diferentsiaalväljundsignaali negatiivne sõlm. See port on saadaval, kui lülitate sisse Kasutage diferentsiaalpuhvrit valik.
pad_io[SUURUS-1:0]	Kahesuunaline	Kahesuunaline signaaliühendus padjaga.
pad_io_b[SIZE-1:0]	Kahesuunaline	Diferentsiaalse kahesuunalise signaali ühenduse negatiivne sõlm padjaga. See port on saadaval, kui lülitate sisse Kasutage diferentsiaalpuhvrit valik.

Tabel 4. Andmeliidese signaalid

Andmeliides on sisend- või väljundliides GPIO IP tuumast FPGA tuumani. Selles tabelis on SUURUS IP-tuumaparameetrite redaktoris määratud andmete laius.

Signaali nimi	Suund	Kirjeldus
lõuna [DATA_SIZE-1:0]	Sisend	Andmesisend FPGA tuumast väljundis või kahesuunalises režiimis. DATA_SIZE sõltub registrirežiimist: Möödasõit või lihtne register — DATA_SIZE = SUURUS DDIO ilma poole kiirusega loogikata — DATA_SIZE = 2 × SIZE DDIO poole kiirusega loogikaga — DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0]	Väljund	Andmed väljastatakse FPGA tuumale sisend- või kahesuunalises režiimis, DATA_SIZE sõltub registrirežiimist: Möödasõit või lihtne register — DATA_SIZE = SUURUS DDIO ilma poole kiirusega loogikata — DATA_SIZE = 2 × SIZE DDIO poole kiirusega loogikaga — DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	Sisend	OE sisend FPGA tuumast väljundrežiimis koos Luba väljundi lubamise port sisse lülitatud või kahesuunaline režiim. OE on aktiivne kõrge. Andmete edastamisel seadke selle signaali väärtuseks 1. Andmete vastuvõtmisel määrake signaaliks 0. OE_SIZE sõltub registrirežiimist: Möödasõit või lihtne register — DATA_SIZE = SUURUS DDIO ilma poole kiirusega loogikata — DATA_SIZE = SUURUS DDIO poole kiirusega loogikaga — DATA_SIZE = 2 × SIZE

Tabel 5. Kellaliidese signaalid

Kella liides on sisendkella liides. See koosneb erinevatest signaalidest, olenevalt konfiguratsioonist. GPIO IP-tuumal võib olla null, üks, kaks või neli kellasisendit. Kella pordid kuvatakse erinevates konfiguratsioonides erinevalt, et kajastada kellasignaali tegelikku funktsiooni.

Signaali nimi	Suund	Kirjeldus
ck	Sisend	Sisend- ja väljundteedel toidab see kell pakitud registrit või DDIO-d, kui lülitate selle välja Half Rate loogika parameeter. Kahesuunalises režiimis on see kell ainulaadne kell sisend- ja väljundteede jaoks, kui lülitate Eraldi sisend/väljund kellad parameeter.
ck_fr	Sisend	Sisend- ja väljundteedel toidavad need kellad täis- ja poolekiirusega DDIO-sid, kui lülitate sisse Half Rate loogika parameeter. Kahesuunalises režiimis kasutavad sisend- ja väljundteed neid kellasid, kui lülitate välja Eraldi sisend/väljund kellad parameeter.
ck_hr
ck_in	Sisend	Kahesuunalises režiimis toidavad need kellad sisend- ja väljundteel pakitud registrit või DDIO-d, kui määrate mõlemad sätted: Lülitage välja Half Rate loogika parameeter. Lülitage sisse Eraldi sisend/väljund kellad parameeter.
ck_out
ck_fr_in	Sisend	Kahesuunalises režiimis toidavad need kellad sisend- ja väljundteel täis- ja poolekiirusega DDIOS-i, kui määrate mõlemad sätted Lülitage sisse Half Rate loogika parameeter. Lülitage sisse Eraldi sisend/väljund kellad parameeter. Näiteksample, ck_fr_out toidab väljundteel täiskiirusega DDIO-d.
ck_fr_out
ck_hr_in
ck_hr_out
ck	Sisend	Kella lubamine.

Tabel 6. Lõpetamisliidese signaalid

Lõppliides ühendab GPIO IP-südamiku I/O puhvritega.

Signaali nimi	Suund	Kirjeldus
seeria lõpetamise juhtimine	Sisend	Sisend lõpetamise juhtplokist (OCT) puhvritesse. See määrab puhvriseeria impedantsi väärtuse.
paralleelterminatsiooni juhtimine	Sisend	Sisend lõpetamise juhtplokist (OCT) puhvritesse. See määrab puhvri paralleelse impedantsi väärtuse.

Tabel 7. Liidese signaalide lähtestamine

Lähtestamisliides ühendab GPIO IP-tuuma DDIO-dega.

Signaali nimi	Suund	Kirjeldus
sclr	Sisend	Sünkroonne tühjendussisend. Pole saadaval, kui lubate sset.
aclr	Sisend	Asünkroonne tühjendussisend. Aktiivne kõrge. Pole saadaval, kui lubate seadistuse.
aset	Sisend	Asünkroonne seatud sisend. Aktiivne kõrge. Pole saadaval, kui lubate aclr.
sset	Sisend	Sünkroonne seatud sisend. Pole saadaval, kui lubate sclr.

Seotud teave
Sisend- ja väljundsiini kõrged ja madalad bitid lk 12

Jagatud signaalid

• Sisend-, väljund- ja OE-teed jagavad samu selgeid ja eelseadistatud signaale.
• Väljund ja OE tee jagavad samu kellasignaale.

Andmeliidese andmete bitijärjestus

Joonis 9. Andmete bitijärjestuse konventsioon

Sellel joonisel on kujutatud din, dout ja oe andmesignaalide bitijärjestuse tava.

• Kui andmesiini suuruse väärtus on SIZE, on LSB kõige parempoolsemas asendis.
• Kui andmesiini suuruse väärtus on 2 × SIZE, koosneb siini kahest sõnast SIZE .
• Kui andmesiini suuruse väärtus on 4 × SIZE, koosneb siini neljast sõnast SUURUS.
• LSB on iga sõna kõige parempoolsemas asendis.
• Kõige parempoolsem sõna määrab väljundsiinide puhul esimese sõna, mis väljub, ja sisendsiinide puhul esimese sõna.

Seotud teave
Sisendtee lk 5

Sisend- ja väljundsiini kõrged ja madalad bitid

Sisend- või väljundsignaalide kõrged ja madalad bitid sisalduvad din ja dout sisend- ja väljundsiinides.

Sisendsiin

Kui din-siini puhul on datain_h ja datain_l kõrged ja madalad bitid, kusjuures iga laius on datain_width:

• datain_h = din [(2 × andmelaius – 1): andmelaius]
• datain_l = din[(andmete_laius – 1):0]

Näiteksample, din[7:0] jaoks = 8'b11001010:

• datain_h = 4'b1100
• datain_l = 4'b1010

Väljundbuss

Kui andmeväljasiini jaoks on dataout_h ja dataout_l kõrged ja madalad bitid, kusjuures iga laius on dataout_width:

• andmevälja_h = dout [(2 × andmevälja_laius – 1): andmevälja_laius]
• andmevälja_l = dout[(andmevälja_laius – 1):0]

Näiteksample, dout[7:0] jaoks = 8'b11001010:

• andmevälja_h = 4'b1100
• dataout_l = 4'b1010

Andmeliidese signaalid ja vastavad kellad

Tabel 8. Andmeliidese signaalid ja vastavad kellad

Signaali nimi	Parameetri seadistamine			Kell
	Registreerimisrežiim	Pool hind	Eraldi kellad
din	Lihtne register DDIO	Väljas	Väljas	ck
	DDIO	On	Väljas	ck_hr
	Lihtne register DDIO	Väljas	On	ck_in
	DDIO	On	On	ck_hr_in
dout oe	Lihtne register DDIO	Väljas	Väljas	ck
	DDIO	On	Väljas	ck_hr
	Lihtne register DDIO	Väljas	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset Kõik padi signaalid	Lihtne register DDIO	Väljas	Väljas	ck
	DDIO	On	Väljas	ck_fr
	Lihtne register DDIO	Väljas	On	Sisendtee: ck_in Väljunditee: ck_out
	DDIO	On	On	Sisendtee: ck_fr_in Väljunditee: ck_fr_out

Ressursikasutuse ja disaini jõudluse kontrollimine

Saate vaadata Intel Quartus Prime'i koostamise aruandeid, et saada üksikasju oma disaini ressursside kasutamise ja toimivuse kohta.

1. Klõpsake menüüs Töötlemine ➤ Alusta kompileerimist täieliku kogumiku käivitamiseks.
2. Pärast kujunduse koostamist klõpsake nuppu Töötlemine ➤ Koostamisaruanne.
3. Kasutades Sisukord, navigeerige saidile Paigaldaja ➤ Ressursiosa.
   a. To view ressursikasutuse teavet, valige Ressursikasutuse kokkuvõte.
   b view valige ressursside kasutamise teave Ressursi kasutamine olemi järgi.

GPIO Intel FPGA IP parameetrite sätted

GPIO IP-tuuma parameetrite sätteid saate määrata tarkvaras Intel Quartus Prime. Seal on kolm valikute rühma: Kindral, Puhver, ja Registrid.

Tabel 9. GPIO IP põhiparameetrid – Üldine

Parameeter	Seisund	Lubatud väärtused	Kirjeldus
Andmete suund	—	Sisend Väljund  Bidir	Määrab GPIO andmesuuna.
Andmete laius	—	1 kuni 128	Määrab andmete laiuse.
Kasutage ülataseme pordi pärandnimesid	—	On Väljas	Kasutage samu pordinimesid nagu Stratix V, Arria V ja Cyclone V seadmetes. Näiteksample, dout muutub dataout_h ja dataout_l ning din muutub datain_h ja datain_l. Märkus. Nende portide käitumine erineb Stratix V, Arria V ja Cyclone V seadmete omast. Migratsioonijuhiste saamiseks vaadake vastavat teavet.

Tabel 10. GPIO IP põhiparameetrid – puhver

Parameeter	Seisund	Lubatud väärtused	Kirjeldus
Kasutage diferentsiaalpuhvrit	—	On  Väljas	Kui see on sisse lülitatud, lubab diferentseeritud I/O puhvrid.
Kasutage pseudo-diferentsiaalpuhvrit	Andmete suund = väljund Kasuta diferentsiaalpuhvrit = Sees	On  Väljas	Kui see on väljundrežiimis sisse lülitatud, lubab pseudo-diferentsiaalväljundpuhvrid. See suvand lülitatakse sisselülitamisel kahesuunalise režiimi jaoks automaatselt sisse Kasutage diferentsiaalpuhvrit.
Kasutage siini ootelülitust	Andmete suund = Sisend või Bidir Kasuta diferentsiaalpuhvrit = Väljas	On  Väljas	Kui see on sisse lülitatud, suudab siini hoideahel nõrgalt hoida signaali I/O viigul selle viimati juhitud olekus, kus väljundpuhvri olek on 1 või 0, kuid mitte kõrge takistusega.
Kasutage avatud äravooluväljundit	Andmete suund = Output või Bidir Kasuta diferentsiaalpuhvrit = Väljas	On  Väljas	Kui see on sisse lülitatud, võimaldab avatud tühjendusväljund seadmel edastada süsteemitasemel juhtsignaale, näiteks katkestus- ja kirjutamislubamise signaale, mida saab kinnitada mitme süsteemi seadmega.
Luba väljundi lubamise port	Andmete suund = väljund	On  Väljas	Kui see on sisse lülitatud, võimaldab kasutajal sisestada OE-porti. See valik lülitatakse kahesuunalise režiimi jaoks automaatselt sisse.
Luba seerialõpetamise / paralleellõpetamise pordid	—	On  Väljas	Kui see on sisse lülitatud, lubab väljundpuhvri seerialõpetamise ja paralleellõpetamise juhtimispordid.

Tabel 11. GPIO IP põhiparameetrid – registrid

Parameeter	Seisund	Lubatud väärtused	Kirjeldus
Registreerimisrežiim	—	Mitte ühtegi  Lihtne register  DDIO	Määrab GPIO IP-tuuma registrirežiimi: Mitte ühtegi—määrab lihtsa juhtmeühenduse puhvrist/puhvrisse. Lihtne register— täpsustab, et DDIO-d kasutatakse lihtsa registrina ühe andmeedastuskiiruse režiimis (SDR). Paigaldaja võib selle registri pakkida I/O-sse. DDIO— täpsustab, et IP-tuum kasutab DDIO-d.
Luba sünkroonne tühjendus / eelseadistatud port	Registreerimisrežiim = DDIO	Mitte ühtegi  Selge  Eelseadistatud	Määrab, kuidas rakendada sünkroonse lähtestamise porti. Mitte ühtegi— Keelab sünkroonse lähtestamise pordi. Selge— Lubab sünkroonse kustutamise jaoks SCLR-pordi. Eelseadistatud— Lubab SSET-pordi sünkroonse eelseadistuse jaoks.
Luba asünkroonne tühjendus / eelseadistatud port	Registreerimisrežiim = DDIO	Mitte ühtegi  Selge  Eelseadistatud	Määrab asünkroonse lähtestamise pordi rakendamise. Mitte ühtegi— Keelab asünkroonse lähtestamise pordi. Selge— Lubab ACLR-pordi asünkroonseks tühjendamiseks. Eelseadistatud— Lubab ASET-pordi asünkroonse eelseadistuse jaoks. ACLR ja ASET signaalid on aktiivsed kõrgel tasemel.
Luba kella lubamise pordid	Registreerimisrežiim = DDIO	On  Väljas	On— paljastab kella lubamise (CKE) pordi, mis võimaldab teil kontrollida andmete sisse- või väljalülitamist. See signaal takistab andmete edastamist ilma teie kontrollita. Väljas— kella lubamise porti ei eksponeerita ja andmed läbivad registrit alati automaatselt.
Half Rate loogika	Registreerimisrežiim = DDIO	On  Väljas	Kui see on sisse lülitatud, lubab poole kiirusega DDIO.
Eraldi sisend / väljund Kellad	Andmete suund = Bidir  Registreerimisrežiim = Lihtne register või DDIO	On  Väljas	Kui see on sisse lülitatud, lubab kahesuunalises režiimis sisend- ja väljundteede jaoks eraldi kellad (CK_IN ja CK_OUT).

Seotud teave

• Sisend- ja väljundsiini kõrged ja madalad bitid lk 12
• Juhend: vahetage datain_h ja datain_l porte migreeritud IP-s lk 23

Registreeri pakkimine

GPIO IP-tuum võimaldab teil pakkida registrit perifeeriasse, et säästa ala ja ressursside kasutamist.

Saate konfigureerida täiskiirusega DDIO sisend- ja väljundteel flip-flopina. Selleks lisage selles tabelis loetletud .qsf-ülesanded.

Tabel 12. Registreeri pakkimise QSF määramised

Tee	QSF-i määramine
Sisendregistri pakkimine	QSF Assignment set_instance_assignment -name FAST_INPUT_REGISTER ON -to
Väljundregistri pakkimine	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
Väljund võimaldab registri pakkimist	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

Märkus. Need määramised ei garanteeri registri pakkimist. Need ülesanded võimaldavad aga paigaldajal leida seadusliku töökoha. Vastasel juhul hoiab Fitter plätu südamikus.

GPIO Intel FPGA IP ajastus

GPIO IP-tuuma jõudlus sõltub I/O piirangutest ja kella faasidest. GPIO konfiguratsiooni ajastuse kinnitamiseks soovitab Intel kasutada ajastuse analüsaatorit.

Seotud teave
Intel Quartus Prime ajastuse analüsaator

Ajastuskomponendid

GPIO IP-tuuma ajastuse komponendid koosnevad kolmest rajast.

• I/O liidesteed – FPGA-lt välistele vastuvõtuseadmetele ja välistest edastusseadmetest FPGA-le.
• Andmete ja kella põhiliideste teed – I/O-st tuumani ja tuumast sisend-väljundini.
• Ülekandeteed – poole kiirusega DDIO-lt täiskiirusega DDIO-le ja täiskiiruselt poole kiirusega DDIO-le.

Märkus. Ajastuse analüsaator käsitleb teed DDIO_IN ja DDIO_OUT plokkides mustade kastidena.

Joonis 10. Sisendtee ajastuse komponendid

Joonis 11. Väljundtee ajastuse komponendid

Joonis 12. Väljundi lubamise tee ajastamise komponendid

Viivituselemendid

Tarkvara Intel Quartus Prime ei määra automaatselt viiteelemente, et maksimeerida I/O ajastuse analüüsi lõtku. Ajastuse sulgemiseks või lõtvuse maksimeerimiseks määrake viivituselemendid käsitsi Intel Quartus Prime'i sätetes file (.qsf).

Tabel 13. Viivituselemendid .qsf Assignments

Viiteelementidele juurdepääsuks määrake need ülesanded failis .qsf.

Viivituse element	.qsf määramine
Sisendviivituse element	set_instance_assignment to -nimi INPUT_DELAY_CHAIN ​​<0..63>
Väljundi viivituse element	set_instance_assignment to -nimi OUTPUT_DELAY_CHAIN ​​<0..15>
Väljundi lubamise viivituse element	set_instance_assignment to -nimi OE_DELAY_CHAIN ​​<0..15>

Ajastuse analüüs

Tarkvara Intel Quartus Prime ei genereeri automaatselt GPIO IP-tuuma SDC ajastuspiiranguid. Peate ajapiirangud käsitsi sisestama.

Järgige ajastusjuhiseid ja ntamptagamaks, et ajastusanalüsaator analüüsib I/O ajastust õigesti.

• I/O liidese teede õige ajastusanalüüsi tegemiseks määrake .sdc-failis andmetihvtide süsteemitaseme piirangud süsteemi kella viigu suhtes. file.
• Põhiliidese teede õige ajastuse analüüsi tegemiseks määrake need kellasätted failis .sdc file:
  — Kell põhiregistriteni
  — Lihtregistri ja DDIO režiimide jaoks I/O registrite kellaaeg

Seotud teave
AN 433: Allika-sünkroonsete liideste piiramine ja analüüsimine
Kirjeldab allika-sünkroonsete liideste piiramise ja analüüsimise tehnikaid.

Ühe andmeedastuskiiruse sisendi register

Joonis 13. Ühe andmeedastuskiiruse sisendi register

Tabel 14. Ühe andmeedastuskiiruse sisendi register .sdc käsk Examples

Käsk	Käsk Example	Kirjeldus
loo_kell	loo_kell -nimi sdr_in_clk -periood "100 MHz" sdr_in_clk	Loob sisendkella jaoks kella seadistuse.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	Käsutab ajastusanalüsaatorit analüüsima sisendi I/O ajastust 0.15 ns sisendviivitusega.

Täis- või poolekiirusega DDIO sisendregister

Täis- ja poolekiirusega DDIO sisendregistrite sisendpool on sama. Saate süsteemi õigesti piirata, kasutades virtuaalset kella, et modelleerida kiibivälist saatjat FPGA-ga.

Joonis 14. Full-Rate või Half-Rate DDIO sisendi register

Tabel 15. Täis- või poolekiirusega DDIO sisendi register .sdc käsk Examples

Käsk	Käsk Example	Kirjeldus
loo_kell	loo_kell -nimi virtuaalne_kell - periood "200 MHz" loo_kell -nimi ddio_clk -periood “200 MHz” ddio_in_clk	Looge virtuaalse kella ja DDIO kella seadistus.
set_input_delay	set_input_delay -kell virtuaalne_kell 0.25 ddio_in_data set_input_delay -add_delay -kell_langemine -kell virtuaalne_kell 0.25 ddio_in_data	Juhendage ajastusanalüsaatorit analüüsima ülekande positiivset ja negatiivset kella serva. Pange tähele -add_delay teises käsus set_input_delay.
set_false_path	set_false_path -fall_from virtuaalne_kell -tõus ddio_in_clk-ni set_false_path -tõus_alates virtual_clock -fall_to ddio_in_clk	Juhendage ajastusanalüsaatorit ignoreerima positiivset taktiserva negatiivse serva vallandatud registrile ja negatiivset taktiserva positiivse serva käivitatud registrile. Märkus. ck_hr sagedus peab olema pool ck_fr sagedusest. Kui I/O PLL juhib kellasid, võite kaaluda käsu derive_pll_clocks .sdc kasutamist.

Ühtne andmeedastuskiiruse väljundregister

Joonis 15. Ühe andmeedastuskiiruse väljundregister

Tabel 16. Ühe andmeedastuskiiruse väljundregister .sdc käsk Examples

Käsk	Käsk Example	Kirjeldus
loo_kell ja loo_genereeritud_kell	loo_kell -nimi sdr_out_clk -periood “100 MHz” sdr_out_clk create_generated_clock -source sdr_out_clk -nimi sdr_out_outclk sdr_out_outclk	Genereeri edastamiseks allikakell ja väljundkell.
set_output_delay	set_output_delay -kell sdr_out_clk 0.45 sdr_out_data	Käsutab ajastusanalüsaatorit analüüsima edastatavaid väljundandmeid edastatava väljundkella suhtes.

Täis- või poolekiirusega DDIO väljundregister

Täis- ja poolekiiruselise DDIO väljundregistri väljundi pool on sama.

Tabel 17. DDIO väljundi register .sdc käsk Examples

Käsk	Käsk Example	Kirjeldus
loo_kell ja loo_genereeritud_kell	loo_kell -nimi ddio_out_fr_clk -periood “200 MHz” ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -nimi ddio_out_fr_outclk ddio_out_fr_outclk	Genereerige kellad DDIO-le ja kella edastamiseks.
set_output_delay	set_output_delay -kell ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -kell_langemine -kell ddio_out_fr_outclk 0.55 ddio_out_fr_data	Juhendage ajastusanalüsaatorit analüüsima positiivseid ja negatiivseid andmeid väljundkella suhtes.
set_false_path	set_false_path -tõus_alates ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	Käske ajastusanalüsaatoril ignoreerida lähtekella tõusvat serva väljundkella langeva serva vastas ja lähtekella langevat serva väljundkella tõusva serva vastas

Ajastus sulgemise juhised

GPIO sisendregistrite puhul ebaõnnestub sisend-/väljundiedastus tõenäoliselt ooteaega, kui te ei määra sisendi viivitusahelat. Selle rikke põhjuseks on kella viivitus, mis on suurem kui andmeside viivitus.

Ooteaja järgimiseks lisage sisendandmete teele viivitus, kasutades sisendviivituse ahelat. Üldiselt on sisendi viivitusahel 60 kiirusastmel umbes 1 ps sammu kohta. Ligikaudse sisendi viivitusahela seadistuse saamiseks ajastuse ületamiseks jagage negatiivne hoide lõtk 60 ps-ga.

Kui aga I/O PLL juhib GPIO sisendregistrite kellasid (lihtregister või DDIO-režiim), saate kompensatsioonirežiimiks seada lähte-sünkroonrežiimi. Paigaldaja proovib konfigureerida I/O PLL-i paremaks häälestamiseks ja hoiab sisendi I/O ajastuse analüüsi jaoks lõtku.

GPIO väljundi ja väljundi lubamise registrite jaoks saate lisada väljundandmetele ja kellale viivitust, kasutades väljundi ja väljundi lubamise viivitusahelaid.

• Kui märkate seadistusaja rikkumist, saate väljundkella viivitusahela seadistust suurendada.
• Kui märkate ooteaja rikkumist, saate väljundandmete viivitusahela sätet suurendada.

GPIO Intel FPGA IP Design Examples

GPIO IP-tuum võib genereerida disaini ntample, mis vastavad teie IP-konfiguratsioonile parameetriredaktoris. Saate neid disainilahendusi kasutada ntampvähem kui viited IP-tuuma ja eeldatava käitumise loomiseks simulatsioonides.

Saate luua disaini ntampGPIO IP põhiparameetrite redaktorist. Pärast soovitud parameetrite määramist klõpsake nuppu Genereeri eksample Kujundus. IP-tuum genereerib disaini ntample allikas files teie määratud kataloogis.

Joonis 16. Allikas Files Generated Design Example kataloog

Märkus. .qsys files on sisekasutuseks projekteerimise ajal, ntampainult põlvkond. Te ei saa neid .qsys-faile redigeerida files.

GPIO IP Core sünteesitav Intel Quartus Prime Design Example

Sünteesitav disain ntample on koostamisvalmis Platform Designer süsteem, mille saate lisada Intel Quartus Prime'i projekti.

Disaini loomine ja kasutamine Example

Sünteesitava Intel Quartus Prime'i disaini genereerimiseks ntample allikast files, käivitage kujunduses järgmine käsk exampkataloog:

quartus_sh -t make_qii_design.tcl

Täpse kasutatava seadme määramiseks käivitage järgmine käsk:

quartus_sh -t make_qii_design.tcl [seadme_nimi]

TCL-skript loob qii kataloogi, mis sisaldab projekti ed_synth.qpf file. Saate selle projekti avada ja kompileerida tarkvaras Intel Quartus Prime.

GPIO IP Core Simulation Design Example

Simulatsiooni disain ntample kasutab simulatsioonidraiveriga ühendatud IP-eksemplari koostamiseks teie GPIO IP-tuumaparameetri sätteid. Juht genereerib juhuslikku liiklust ja kontrollib sisemiselt väljaminevate andmete seaduslikkust.

Disaini kasutamine ntample, saate simulatsiooni käivitada ühe käsuga, olenevalt kasutatavast simulaatorist. Simulatsioon näitab, kuidas saate GPIO IP-tuuma kasutada.

Disaini loomine ja kasutamine Example

Simulatsioonikujunduse genereerimiseks ntample allikast files Verilog simulaatori jaoks käivitage järgmine käsk kujunduses exampkataloog:

quartus_sh -t make_sim_design.tcl

Simulatsioonikujunduse genereerimiseks ntample allikast files VHDL-simulaatori jaoks käivitage järgmine käsk kujunduses ntampkataloog:

quartus_sh -t make_sim_design.tcl VHDL

TCL-skript loob sim-kataloogi, mis sisaldab alamkatalooge – üks iga toetatud simulatsioonitööriista jaoks. Iga simulatsioonitööriista skriptid leiate vastavatest kataloogidest.

IP-migratsioonivoog Arria V, Cyclone V ja Stratix V seadmete jaoks

IP-migratsioonivoog võimaldab migreerida Arria V, Cyclone V ja Stratix V seadmete ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ja ALTIOBUF IP-tuumad Intel Arria 10 ja Intel Cyclone 10 GX seadmete GPIO IP-tuuma.

See IP-migratsioonivoog konfigureerib GPIO IP-tuuma nii, et see sobiks IP-tuumade ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ja ALTIOBUF sätetega, võimaldades teil IP-tuuma uuesti genereerida.

Märkus. Mõned IP-tuumad toetavad IP-migratsioonivoogu ainult teatud režiimides. Kui teie IP-tuum on režiimis, mida ei toetata, peate võib-olla käivitama GPIO IP-tuuma IP-parameetrite redaktori ja konfigureerima IP-tuuma käsitsi.

ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ja ALTIOBUF IP-tuumade migreerimine

ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ja ALTIOBUF IP-tuumade migreerimiseks GPIO Intel FPGA IP IP-tuumale toimige järgmiselt.

1. Avage IP-parameetrite redaktoris oma ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR või ALTIOBUF IP-tuum.
2. Aastal Praegu valitud seadmeperekond, valige Intel Arria 10 or Inteli tsüklon 10 GX.
3. Klõpsake Lõpeta GPIO IP-parameetrite redaktori avamiseks.
   IP-parameetrite redaktor konfigureerib GPIO IP-tuuma sätted sarnaselt ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR või ALTIOBUF põhisätetega.
4. Kui nende kahe seade vahel ei ühildu, valige uued toetatud seaded.
5. Klõpsake Lõpeta IP-tuuma taastamiseks.
6. Asendage RTL-is oma ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR või ALTIOBUF IP-tuumakäsitlus GPIO IP-tuumaga.

Märkus. GPIO IP tuuma pordi nimed ei pruugi ühtida ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR või ALTIOBUF IP tuuma pordi nimedega. Seetõttu ei pruugi lihtsalt IP-tuumanime muutmisest eksemplaris piisata.

Seotud teave
Sisend- ja väljundsiini kõrged ja madalad bitid lk 12

Juhend: vahetage migreeritud IP-aadressis datain_h ja datain_l pordid

Kui viite oma GPIO IP eelmistest seadmetest üle GPIO IP-tuuma, saate sisse lülitada Kasutage ülataseme pordi pärandnimesid suvand GPIO IP põhiparameetrite redaktoris. Nende portide käitumine GPIO IP-tuumas on aga erinev Stratix V, Arria V ja Cyclone V seadmete IP-tuumade käitumisest.

GPIO IP-tuum juhib need pordid nende kella servade väljundregistritesse:

• datain_h — outclocki tõusvas servas
• datain_l — outclocki langeval serval

Kui migreerisite oma GPIO IP-aadressi Stratix V, Arria V ja Cyclone V seadmetest, vahetage GPIO IP-tuuma genereeritud IP-aadressi leidmisel pordid datain_h ja datain_l.

Seotud teave
Sisend- ja väljundsiini kõrged ja madalad bitid lk 12

GPIO Intel FPGA IP kasutusjuhend Arhiivid

IP-versioonid on samad, mis Intel Quartus Prime Design Suite'i tarkvaraversioonid kuni v19.1-ni. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 või uuemast on IP-tuumadel uus IP-versiooniskeem.

Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

IP Core versioon	Kasutusjuhend
20.0.0	GPIO Intel FPGA IP kasutusjuhend: Intel Arria 10 ja Intel Cyclone 10 GX seadmed
19.3.0	GPIO Intel FPGA IP kasutusjuhend: Intel Arria 10 ja Intel Cyclone 10 GX seadmed
19.3.0	GPIO Intel FPGA IP kasutusjuhend: Intel Arria 10 ja Intel Cyclone 10 GX seadmed
18.1	GPIO Intel FPGA IP kasutusjuhend: Intel Arria 10 ja Intel Cyclone 10 GX seadmed
18.0	GPIO Intel FPGA IP kasutusjuhend: Intel Arria 10 ja Intel Cyclone 10 GX seadmed
17.1	Intel FPGA GPIO IP Core kasutusjuhend
17.0	Altera GPIO IP Core kasutusjuhend
16.1	Altera GPIO IP Core kasutusjuhend
16.0	Altera GPIO IP Core kasutusjuhend
14.1	Altera GPIO Megafunction kasutusjuhend
13.1	Altera GPIO Megafunction kasutusjuhend

GPIO Intel FPGA IP kasutusjuhendi dokumendi läbivaatamise ajalugu: Intel Arria 10 ja Intel Cyclone 10 GX seadmed

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2021.07.15	21.2	20.0.0	Uuendati diagrammi, mis näitab lihtsustatud view ühe otsaga GPIO sisendtee, et värskendada dout[0] dout[3] ja dout[3] dout[0].
2021.03.29	21.1	20.0.0	Värskendati GPIO IP versiooninumbrit 20.0.0-le.
2021.03.12	20.4	19.3.0	Värskendati IP-migreerimise juhist, et täpsustada, et GPIO IP juhib väärtust datain_h tõusval serval ja datain_l langeval serval.
2019.10.01	19.3	19.3.0	Parandatud trükiviga .qsf-i määramiskoodides viiteelementide teemas.
2019.03.04	18.1	18.1	Teemastes sisendtee ning väljundi ja väljundi lubamise teed: Teemades on parandatud märkused, et täpsustada, et GPIO Intel FPGA IP ei toeta kahesuunaliste kontaktide dünaamilist kalibreerimist. Lisatud on lingid PHY Lite'ile paralleelliideste jaoks Intel FPGA IP Core User Guide: Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX Devices, et saada lisateavet rakenduste kohta, mis nõuavad kahesuunaliste kontaktide dünaamilist kalibreerimist.
2018.08.28	18.0	18.0	Nimetas dokument Intel FPGA GPIO IP Core'i kasutusjuhendist ümber GPIO Intel FPGA IP kasutusjuhendiks: Intel Arria 10 ja Intel Cyclone 10 GX Devices. Lisatud link Intel Stratix 10 GPIO IP kasutusjuhendile.  IP-aadress nimetati ümber "Intel FPGA GPIO" asemel "GPIO Intel FPGA IP".  Parandatud "clk_fr" ja "clk_hr" eksemplarid "ck_fr" ja "ck_hr".  Värskendati GPIO IP-sisendtee ja väljundteede diagramme, et näidata tegelikke IP-tuuma signaalide nimesid.

Kuupäev	Versioon	Muudatused
november 2017	2017.11.06	Lisatud tugi Intel Cyclone 10 GX seadmetele. Värskendati joonistel olevaid signaalinimesid, et need vastaksid GPIO IP-tuuma signaalinimedele. Lisati väljundraja lainekuju. Nimetati "Altera GPIO IP core" ümber "Intel FPGA GPIO IP core". Nimetati "Altera IOPLL IP core" ümber "Intel FPGA IOPLL IP core". Nimetati "TimeQuest Timing Analyzer" ümber "Timing Analyzeriks". Nimetati "Qsys" ümber "Platvormi kujundajaks". Selgitati, et ASET- ja ACLR-signaalid on kõrgel aktiivsed.
mai 2017	2017.05.08	Värskendati GPIO puhvri parameetrite loendit, et täpsustada tingimused Kasutage siini ootelülitust parameetri valik. Nimetati ümber Inteliks.
oktoober 2016	2016.10.31	Uuendati sisendtee lainekuju. Lisatud teema, mis kirjeldab kõrgeid ja madalaid bitte din ja dout bussides.
2016. august	2016.08.05	Lisatud märkused GPIO IP-tuuma dünaamilise OCT-toe kohta. Täpsuse ja selguse parandamiseks värskendati parameetrite seadete teemat. Uuendati jaotist kujunduse genereerimise kohta example. Lisati juhisteema pärandportide käitumise kohta, kui migreerute Stratix V, Arria V ja Cyclone V seadmetest GPIO IP-tuumale. Selguse ja viitamise hõlbustamiseks kirjutati dokument ümber ja struktureeriti ümber. Quartus II eksemplarid muudeti Quartus Prime'iks.
2014. august	2014.08.18	Lisatud ajainfo. Lisatud registri pakkimise teave. Lisatud Kasutage ülataseme pordi pärandnimesid parameeter. See on uus parameeter. Lisatud registri pakkimise teave. Asendas termini megafunktsioon IP-tuumaga.
november 2013	2013.11.29	Esialgne vabastamine.

Saada tagasisidet

GPIO Intel FPGA IP kasutusjuhend: Intel Arria 10 ja Intel Cyclone 10 GX seadmed

Dokumendid / Ressursid

Intel GPIO Intel FPGA IP [pdfKasutusjuhend GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP

Viited

• Kasutusjuhend