Intel 4G Turbo-V FPGA IP
Teave 4G Turbo-V Intel® FPGA IP kohta
Edasisuunas veaparanduse (FEC) kanalikoodid parandavad tavaliselt traadita sidesüsteemide energiatõhusust. Turbokoodid sobivad 3G ja 4G mobiilside (nt UMTS ja LTE) ja satelliitside jaoks. Turbo-koode saate kasutada muudes rakendustes, mis nõuavad usaldusväärset teabeedastust ribalaiuse või latentsusega piiratud sidelinkide kaudu andmeid rikkuva müra korral. 4G Turbo-V Intel® FPGA IP sisaldab vRANi alla- ja üleslingi kiirendit ning Turbo Intel FPGA IP-d. Allalingi kiirendi lisab andmetele liiasust paarsusteabe kujul. Üleslingi kiirendi kasutab liiasust mõistliku arvu kanalivigade parandamiseks.
Seotud teave
- Turbo Intel FPGA IP kasutusjuhend
- 3GPP TS 36.212 versioon 15.2.1, väljalase 15
4G Turbo-V Intel FPGA IP-funktsioonid
Allalingi kiirendi sisaldab:
- Koodiploki tsüklilise liiasuse koodi (CRC) manus
- Turbo kodeerija
- Turbo kiiruse sobitaja koos:
- Alamploki interleaver
- Bittide koguja
- Bitivalija
- Natuke pügaja
Üleslingi kiirendi sisaldab:
- Alamploki deinterleaver
- CRC kontrolliga turbodekooder
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
4G Turbo-V Inteli FPGA IP-seadmete perekonna tugi
Intel pakub Inteli FPGA IP jaoks järgmisi seadme tugitasemeid:
- Eeltugi – IP on selle seadmepere jaoks simuleerimiseks ja kompileerimiseks saadaval. FPGA programmeerimine file (.pof) tugi ei ole Quartus Prime Pro Stratix 10 Edition beetatarkvara jaoks saadaval ja seetõttu ei saa IP-aja järgi sulgemist garanteerida. Ajastusmudelid sisaldavad esialgseid tehnilisi hinnanguid viivituste kohta, mis põhinevad varajasel paigutusjärgsel teabel. Ajastusmudelid võivad muutuda, kuna räni testimine parandab tegeliku räni ja ajastusmudelite vahelist seost. Saate seda IP-tuuma kasutada süsteemiarhitektuuri ja ressursside kasutamise uuringute, simulatsiooni, väljalülitamise, süsteemi latentsusaja hindamiste, põhiliste ajastuse hindamiste (torustiku eelarvestamine) ja I/O edastusstrateegia (andmetee laius, sarivõtte sügavus, I/O standardite kompromissid) jaoks. ).
- Esialgne tugi – Intel kontrollib IP-tuuma selle seadmepere jaoks esialgsete ajastusmudelitega. IP-tuum vastab kõigile funktsionaalsetele nõuetele, kuid selle seadmeperekonna jaoks võib siiski toimuda ajastusanalüüs. Saate seda tootmisprojektides kasutada ettevaatlikult.
- Lõplik tugi – Intel kontrollib IP-d selle seadmepere jaoks lõplike ajastusmudelitega. IP vastab kõigile seadmepere funktsionaalsetele ja ajastusnõuetele. Saate seda kasutada tootmiskavandites.
4G Turbo-V IP-seadmete peretugi
| Seadme perekond | Toetus |
| Intel Agilex™ | Edasiminek |
| Intel Arria® 10 | Lõplik |
| Intel Stratix® 10 | Edasiminek |
| Muud seadmepered | Toetust pole |
4G Turbo-V Intel FPGA IP väljalasketeave
Inteli FPGA IP-versioonid vastavad Intel Quartus® Prime Design Suite'i tarkvaraversioonidele kuni versioonini 19.1. Alates Intel Quartus Prime Design Suite tarkvara versioonist 19.2 on Intel FPGA IP-l uus versiooniskeem. Inteli FPGA IP-versiooni (XYZ) number võib muutuda iga Intel Quartus Prime'i tarkvaraversiooniga. Muudatus:
- X tähistab uurimisperioodi olulist läbivaatamist. Kui värskendate tarkvara Intel Quartus Prime, peate IP uuesti looma.
- Y näitab, et IP sisaldab uusi funktsioone. Nende uute funktsioonide lisamiseks genereerige oma IP uuesti.
- Z näitab, et IP sisaldab väiksemaid muudatusi. Nende muudatuste kaasamiseks genereerige oma IP uuesti.
Teave 4G Turbo-V IP väljalaske kohta
| Üksus | Kirjeldus |
| Versioon | 1.0.0 |
| Väljalaske kuupäev | aprill 2020 |
4G Turbo-V jõudlus ja ressursside kasutamine
Intel genereeris ressursside kasutamise ja jõudluse, koostades kujundused Intel Quartus Prime tarkvaraga v19.1. Kasutage neid ligikaudseid tulemusi ainult projekti jaoks vajalike FPGA ressursside (nt adaptiivsete loogikamoodulite (ALM)) varajaseks hindamiseks. Sihtsagedus on 300 MHz.
Allalingi kiirendi ressursside kasutamine ja maksimaalne sagedus Intel Arria 10 seadmete jaoks
| Moodul | fMAX (MHz) | ALM-id | ALUTid | Registrid | Mälu (bitid) | RAM-i plokid (M20K) | DSP plokid |
| Allalingi kiirendi | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC manus | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| Turbo kodeerija | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| Hindade sobitaja | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Alamploki interleaver | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| Bittide koguja | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| Otsiku valija ja pügaja | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Üleslingi kiirendi ressursside kasutamine ja maksimaalne sagedus Intel Arria 10 seadmete jaoks
| Moodul | fMAX (MHz) | ALM-id | Registrid | Mälu (bitid) | RAM-i plokid (M20K) | DSP plokid |
| Üleslingi kiirendi | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Alamploki deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| Turbo dekooder | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
Disain 4G Turbo-V Intel FPGA IP-ga
4G Turbo-V IP kataloogistruktuur
Peate IP-aadressi käsitsi installima IP-installerist.
Installikataloogi struktuur
4G Turbo-V IP loomine
Saate luua alla- või üleslingi kiirendi. Üleslingi kiirendi puhul asenda dl kataloogis või ul-iga file nimed.
- Avage tarkvara Intel Quartus Prime Pro.
- Valige File ➤ Uue projekti viisard.
- Klõpsake nuppu Edasi.
- Sisestage projekti nimi dl_fec_wrapper_top ja sisestage projekti asukoht.
- Valige seade Arria 10.
- Klõpsake nuppu Lõpeta.
- Avage fail dl_fec_wrapper_top.qpf file saadaval projekti kataloogis Ilmub projektiviisard.
- Vahekaardil Platvormi kujundaja:
- Looge fail dl_fec_wrapper_top.ip file kasutades riistvara tcl file.
- Kujunduse loomiseks klõpsake Generate HDL files.
- Klõpsake vahekaardil Genereeri nuppu Generate Test bench system.
- Sünteesi lisamiseks klõpsake nuppu Lisa kõik files projektile. The files on kaustas src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth.
- Määrake dl_fec_wrapper_top.v file tipptasemel üksusena.
- Selle projekti koostamiseks klõpsake nuppu Alusta kompileerimist.
4G Turbo-V IP simuleerimine
See ülesanne on mõeldud allalingi kiirendi simuleerimiseks. Üleslingi kiirendi simuleerimiseks asenda dl igas kataloogis ul-iga või file nimi.
- Avage ModelSim 10.6d FPGA Editioni simulaator.
- Muutke kataloogiks src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- Muutke QUARTUS_INSTALL_DIR oma Intel Quartus Prime'i kataloogi failis msim_setup.tcl file, mis asub kataloogis \sim\mentor
- Sisestage ärakirja aknasse käsk do load_sim.tcl. See käsk genereerib raamatukogu files ning kompileerib ja simuleerib allikat files failis msim_setup.tcl file. Testivektorid on sees filename_update.sv kataloogis \sim.
The filenime värskendus File Struktuur
- Vastav testvektor files on kaustas sim\mentor\test_vectors
- Log.txt sisaldab iga testpaketi tulemust.
- Allalingi kiirendi puhul encoder_pass_file.txt sisaldab iga testpakettide indeksi ja kodeerija_ läbimise aruannetfile_error.txt sisaldab iga testpakettide indeksi tõrkearuannet.
- Üleslingi kiirendi puhul Error_file.txt sisaldab iga testpakettide indeksi tõrkearuannet.
4G Turbo-V Intel FPGA IP funktsionaalne kirjeldus
4G Turbo-V Intel FPGA IP koosneb allalingi kiirendist ja üleslingi kiirendist.
- 4G Turbo-V arhitektuur lk 9
- 4G Turbo-V signaalid ja liidesed lk 11
- 4G Turbo-V ajastusskeemid lk 15
- 4G Turbo-V latentsus ja läbilaskevõime lk 18
4G Turbo-V arhitektuur
4G Turbo-V Intel FPGA IP koosneb allalingi kiirendist ja üleslingi kiirendist.
4G allalüli kiirendi
4G Turbo allalingi kiirendi koosneb koodiploki CRC kinnitusplokist ning Turbo kodeerijast (Intel Turbo FPGA IP) ja kiiruse sobitajast. Sisendandmed on 8-bitised ja väljundandmed 24-bitised. Kiiruse sobitaja koosneb kolmest alamploki interleaverist, bitivalijast ja bitikollektorist.
4G allalingi kiirendi rakendab koodiploki CRC manusena 8-bitise paralleelse CRC arvutusalgoritmiga. CRC-manuseploki sisend on 8-bitine. Tavarežiimis on CRC ploki sisendite arv k-24, kus k on ploki suurus, mis põhineb suuruseindeksil. Täiendav 24-bitine CRC-jada kinnitatakse CRC-manuseplokis olevate andmete sissetuleva koodiploki külge ja edastatakse seejärel Turbo-kooderile. CRC möödaviigurežiimis on Turbo kodeerija plokki edastatud 8-bitise laiusega sisendite arv k.
Turbo kodeerija kasutab paralleelset konkateneeritud konvolutsioonikoodi. Konvolutsioonkooder kodeerib teabejada ja teine konvolutsioonikooder kodeerib teabejada põimitud versiooni. Turbokooderil on kaks 8 olekuga konvolutsioonikooderit ja üks Turbo koodi sisemine interleaver. Lisateavet Turbo kodeerija kohta leiate Turbo IP Core'i kasutusjuhendist. Kiiruse sobitaja sobitab bittide arvu transpordiplokis bittide arvuga, mida IP selles jaotuses edastab. Kiirsobitaja sisend ja väljund on 24 bitti. IP määrab iga koodiploki jaoks Turbo-kodeeritud transpordikanalite kiiruse sobitamise. Kiiruse sobitaja sisaldab: alamplokkide põimijat, bitikogujat ja bitivalijat. Allalingi kiirendi seadistab iga Turbo kodeerimise väljundvoo jaoks põimitud alamploki. Vood sisaldavad sõnumi bitivoogu, 1. paarsusega bitivoogu ja 2. paarsusega bitivoogu. Põimitud alamploki sisend ja väljund on 24 bitti lai. Bitikoguja ühendab vood, mis tulevad alamplokkide põimijast. See plokk sisaldab puhvreid, mis salvestavad:
- Sõnumid ja täiteaine lubavad bitid alamplokist on põimitud.
- Alamploki vahel põimitud paarsusbitid ja nende vastavad täitebitid.
Bittide koguja
4G kanali üleslingi kiirendi
4G Turbo üleslingi kiirendi koosneb alamploki deinterleaverist ja turbodekoodrist (Intel Turbo FPGA IP).
Deinterleaver koosneb kolmest plokist, milles kaks esimest plokki on sümmeetrilised ja kolmas plokk on erinev.
Valmissignaali latentsusaeg on 0.
Deinterleaver
Kui lülitate alamploki deinterleaveri jaoks sisse möödaviigurežiimi, loeb IP andmeid, kui ta kirjutab andmeid järjestikustes asukohtades olevatesse mäluplokkidesse. IP loeb andmeid nii ja siis, kui ta andmeid kirjutab, ilma interleaveta. Sisendandmete arv alamploki deinterleaverisse on möödaviigurežiimis K_π ja väljundandmete pikkus on k suurus (k on koodiploki suurus, mis põhineb cb_size_index väärtusel). Alamploki deinterleaveri väljundandmete latentsus sõltub sisendploki suurusest K_π. IP loeb andmeid alles pärast seda, kui olete sisestanud sisendandmete K_π koodiploki suuruse. Seega sisaldab väljundi latentsus ka kirjutamisaega. Alamploki põimija väljundandmete latentsusaeg on K_π+17. Turbo dekooder arvutab s-i põhjal välja kõige tõenäolisema edastatud jadaampvähem kui ta saab. Üksikasjaliku selgituse saamiseks vaadake Turbo Core IP kasutusjuhendit. Veaparanduskoodide dekodeerimine on erinevate konvolutsioonikoodide tõenäosuste võrdlus. Turbo-dekooder koosneb kahest üksikust pehme sisse-pehme väljavoolu (SISO) dekoodrist, mis töötavad iteratiivselt. Esimese (ülemise dekoodri) väljund siseneb teise, et moodustada Turbo dekodeerimise iteratsioon. Interleaver ja deinterleaver blokeerivad selles protsessis andmete ümberjärjestamise.
Seotud teave
Turbo IP Core kasutusjuhend
4G Turbo-V signaalid ja liidesed
Allalüli kiirendi
Allalüli kiirendi signaalid
| Signaali nimi | Suund | Biti laius | Kirjeldus |
| clk | Sisend | 1 | 300 MHz kella sisend. Kõik Turbo-V IP-liidese signaalid on selle kellaga sünkroonsed. |
| lähtestamine_n | Sisend | 1 | Lähtestab kogu IP sisemise loogika. |
| valamu_kehtiv | Sisend | 1 | Kinnitatakse, kui sink_data andmed on kehtivad. Kui sink_valid ei ole kinnitatud, katkestab IP töötlemise, kuni sink_valid kinnitatakse uuesti. |
| valamu_andmed | Sisend | 8 | Tavaliselt kannab suurem osa edastatavast teabest. |
| valamu_sop | Sisend | 1 | Näitab sissetuleva paketi algust |
| sink_eop | Sisend | 1 | Näitab sissetuleva paketi lõppu |
| valamu_valmis | Väljund | 1 | Näitab, millal IP saab andmeid vastu võtta |
| Sink_error | Sisend | 2 | Kahebitine mask, mis näitab tõrkeid, mis mõjutavad praeguses tsüklis edastatud andmeid. |
| Crc_enable | Sisend | 1 | Lubab CRC ploki |
| Cb_size_index | Sisend | 8 | Sisestage koodiploki suurus K |
| sink_rm_out_size | Sisend | 20 | Rate matcher väljundploki suurus, mis vastab E-le. |
| sink_code_blocks | Sisend | 15 | Praeguse koodiploki pehme puhvri suurus Ncb |
| sink_rv_idx | Sisend | 2 | Liiasversiooni indeks (0,1,2, 3, XNUMX või XNUMX) |
| sink_rm_bypass | Sisend | 1 | Lubab kiiruse sobitajas möödaviigurežiimi |
| sink_filler_bits | Sisend | 6 | Täitebittide arv, mille IP sisestab saatjasse, kui IP teostab koodiploki segmenteerimist. |
| allikas_kehtiv | Väljund | 1 | Kinnitab IP, kui väljastamiseks on kehtivad andmed. |
| jätkus… | |||
| Signaali nimi | Suund | Biti laius | Kirjeldus |
| lähte_andmed | Väljund | 24 | Kannab suuremat osa edastatavast teabest. See teave on saadaval, kui väidetakse, et see on kehtiv. |
| source_sop | Väljund | 1 | Näitab paketi algust. |
| source_eop | Väljund | 1 | Tähistab paketi lõppu. |
| allikas_valmis | Sisend | 1 | Andmete vastuvõtt kehtib siis, kui kinnitatakse valmis signaal. |
| allika_viga | Väljund | 2 | Turbokodeerijast edastatud veasignaal, mis näitab Avalon-ST protokolli rikkumisi allika poolel
• 00: viga pole • 01: paketi algus puudub • 10: paketi lõpp puudub • 11: paketi ootamatu lõpp. Muud tüüpi vead võivad olla tähistatud kui 11. |
| Source_blk_size | Väljund | 13 | Väljundkoodiploki suurus K |
Üleslingi kiirendi liidesed
Üleslingi kiirendi signaalid
| Signaal | Suund | Biti laius | Kirjeldus |
| clk | Sisend | 1 | 300 MHz kella sisend. Kõik Turbo-V IP-liidese signaalid on selle kellaga sünkroonsed. |
| lähtestamine_n | Sisend | 1 | Sisendkellasignaali lähtestamine |
| valamu_kehtiv | Sisend | 1 | Avaloni voogesituse sisend kehtib |
| valamu_andmed | Sisend | 24 | Avaloni voogesituse sisendandmed |
| valamu_sop | Sisend | 1 | Avaloni voogesituse sisendi paketi algus |
| sink_eop | Sisend | 1 | Avaloni voogesituse sisend paketi lõpp |
| jätkus… | |||
| Signaal | Suund | Biti laius | Kirjeldus |
| valamu_valmis | Sisend | 1 | Avaloni voogesituse sisend on valmis |
| conf_valid | Sisend | 1 | Sisendkonfiguratsiooni kanal on kehtiv |
| cb_size_index | Sisend | 8 | Ploki suuruse iteratsiooniindeks |
| max_iteratsioon | Sisend | 5 | Maksimaalne iteratsioon |
| rm_bypass | Sisend | 1 | Lubab möödaviigurežiimi |
| sel_CRC24A | Sisend | 1 | Määrab praeguse andmeploki jaoks vajaliku CRC tüübi:
• 0: CRC24A • 1: CRC24B |
| conf_ready | Sisend | 1 | Sisendkonfiguratsiooni kanal on valmis |
| allikas_kehtiv | Väljund | 1 | Avalon voogesitusväljund kehtib |
| lähte_andmed | Väljund | 16 | Avaloni voogesituse väljundandmed |
| source_sop | Väljund | 1 | Avaloni voogesituse väljundi paketi algus |
| source_eop | Väljund | 1 | Avaloni voogesituse väljundi paketi lõpp |
| allika_viga | Väljund | 2 | Veasignaal, mis näitab Avaloni voogedastusprotokolli rikkumisi allika poolel:
• 00: viga pole • 01: paketi algus puudub • 10: paketi lõpp puudub • 11: paketi ootamatu lõpp. Muud tüüpi vead võivad olla tähistatud kui 11. |
| allikas_valmis | Väljund | 1 | Avaloni voogesituse väljund on valmis |
| CRC_tüüp | Väljund | 1 | Näitab praeguse andmeploki jaoks kasutatud CRC tüüpi:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | Väljund | 13 | Määrab väljamineva ploki suuruse |
| CRC_pass | Väljund | 1 | Näitab, kas CRC oli edukas:
• 0: ebaõnnestus • 1: läbis |
| allika_iter | Väljund | 5 | Näitab poolte iteratsioonide arvu, mille järel Turbo dekooder lõpetab praeguse andmeploki töötlemise. |
Avaloni voogedastusliidesed DSP-s Intel FPGA IP
Avaloni voogedastusliidesed määratlevad standardse, paindliku ja modulaarse protokolli andmeedastuseks lähteliidesest vastuvõtjaliidesele. Sisendliides on Avaloni voogesituse valamu ja väljundliides on Avaloni voogesituse allikas. Avaloni voogedastusliides toetab pakettide edastamist, mille paketid on põimitud mitme kanali vahel. Avaloni voogedastusliidese signaalid võivad kirjeldada traditsioonilisi voogedastusliideseid, mis toetavad üht andmevoogu, teadmata kanaleid või paketipiire. Sellised liidesed sisaldavad tavaliselt andmeid, valmis- ja kehtivaid signaale. Avaloni voogedastusliidesed võivad toetada ka keerukamaid protokolle sarivõtete ja pakettide edastamiseks, kui paketid on põimitud üle mitme kanali. Avaloni voogedastusliides sünkroniseerib oma olemuselt mitmekanalilisi kujundusi, mis võimaldab teil saavutada tõhusaid, ajaliselt multipleksitud teostusi, ilma et peaksite rakendama keerulist juhtimisloogikat. Avaloni voogedastusliidesed toetavad vasturõhku, mis on voolu juhtimise mehhanism, mille puhul valamu saab anda allikale signaali andmete saatmise lõpetamiseks. Valamu kasutab tavaliselt andmevoo peatamiseks vasturõhku, kui selle FIFO puhvrid on täis või kui selle väljundis on ülekoormus.
Seotud teave
Avaloni liidese spetsifikatsioonid
4G Turbo-V ajastusskeemid
Koodiplokiga 40 kirjutamisloogika ajastusskeem
IP:
- Asetab nulli 20 bitti veergu 0 kuni 19 ja kirjutab andmebitid veerust 20.
- Kirjutab kõik 44 bitti mällu 6 taktitsükliga.
- Kirjutab võrestiku lõppbitid veergudesse 28 kuni 31.
- Samme kirjutavad aadressi igale reale.
- Genereerib kirjutamise lubamise signaali korraga 8 üksikule RAM-ile.
IP ei kirjuta täitebitte RAM-i. Selle asemel jätab IP RAM-i filtribittide kohahoidja ja sisestab lugemisprotsessi ajal NULL-bitid väljundisse. Esimene kirjutamine algab 20. veerust.
Koodiplokiga 40 lugemisloogika ajastusskeem
Iga lugemise korral näete ühes taktitsüklis 8 bitti, kuid kehtivad ainult kaks bitti. IP kirjutab need kaks bitti nihkeregistrisse. Kui IP moodustab 8 bitti, saadab see need väljundliidesele.
Koodiplokiga 6144 kirjutamisloogika ajastusskeem
Täitebitid on veerust 0 kuni 27 ja andmebitid on veerust 28. IP:
- Kirjutab kõik 6,148 bitti mällu 769 taktitsükliga.
- Kirjutab võrestiku lõppbitid veergudesse 28 kuni 31.
- Samme kirjutavad aadressi igale reale.
- Genereerib kirjutamise lubamise signaali, mis genereeritakse korraga 8 individuaalse RAM-i jaoks.
IP ei kirjuta täitebitte RAM-i. Selle asemel jätab IP filtribittide kohahoidja RAM-i ja lisab lugemisprotsessi ajal NULL-bitid väljundisse. Esimene kirjutamine algab 28. veerust.
Koodiplokiga 6144 lugemisloogika ajastusskeem
Lugemise poolel annab iga lugemine 8 bitti. 193. rea lugemisel luges IP 8 bitti, kuid kehtib ainult üks bitt. IP moodustab kaheksa bitti nihkeregistritega ja saadab need järgmisest veerust lugedes välja.
Sisestusaja skeem
Väljundi ajastuse skeem
4G Turbo-V latentsus ja läbilaskevõime
Latentsust mõõdetakse esimese paketi SOP sisendi ja esimese paketi SOP väljundi vahel. Töötlemisaega mõõdetakse esimese paketi SOP sisendi ja viimase paketi EOP väljundi vahel.
Allalingi kiirendi
Läbilaskevõime on kiirus, millega IP saab pumbata sisendi allalingi kiirendisse, kui see on valmis.
Allalingi kiirendi latentsus, töötlemisaeg ja läbilaskevõime
Maksimaalse K-suurusega 6,144 ja E-suurusega 11,522. Töötlemisaeg mõõdetuna 13 koodiploki jaoks. Kellasagedus on 300 MHz.
| K | E | Latentsus | Töötlemise aeg | Sisend läbilaskevõime | ||
| (tsüklid) | (meie) | (tsüklid) | (meie) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
Latentsuse ja töötlemisaja arvutamine
- Joonisel on näidatud latentsusaja, töötlemisaja ja läbilaskevõime arvutamise protseduur.
K Suurus versus latentsusaeg
K Suurus versus latentsusaeg
- k = 40 kuni 1408
Üleslingi kiirendi latentsus ja töötlemisaeg
- Maksimaalse iteratsiooniarvuga = 6. taktsagedus on 300 MHz.
K E Latentsus Töötlemise aeg (tsüklid) (meie) (tsüklid) (meie) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Üleslingi kiirendi latentsus ja töötlemisaeg
- Maksimaalse iteratsiooniarvuga = 8
| K | E | Latentsus | Töötlemise aeg | ||
| (tsüklid) | (meie) | (tsüklid) | (meie) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| jätkus… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K suurus vs latentsusaeg
- Kui max_iter=6
Joonis 19. K suurus vs töötlemisaeg
- Kui max_iter=6
K suurus vs latentsusaeg
- Kui max_iter=8
K suurus vs töötlemisaeg
- Kui max_iter=8
Dokumenteerige 4G Turbo-V Intel FPGA IP kasutusjuhendi versioonide ajalugu
| Kuupäev | IP-versioon | Tarkvara Intel Quartus Prime versioon | Muudatused |
| 2020.11.18 | 1.0.0 | 20.1 | Tabel eemaldatud 4G Turbo-V jõudlus ja ressursside kasutamine |
| 2020.06.02 | 1.0.0 | 20.1 | Esialgne vabastamine. |
Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
Dokumendid / Ressursid
 |
Intel 4G Turbo-V FPGA IP [pdfKasutusjuhend 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
