PolarFire Family FPGA kohandatud voo kasutusjuhend
Libero SoC v2024.2

Sissejuhatus (Esitage küsimus)

Libero kiibipõhine tarkvara (SoC) pakub täielikult integreeritud FPGA (programmeeritava väravamassiivi) projekteerimiskeskkonda. Mõned kasutajad võivad aga soovida kasutada kolmandate osapoolte sünteesi- ja simulatsioonitööriistu väljaspool Libero SoC keskkonda. Libero saab nüüd integreerida FPGA projekteerimiskeskkonda. Kogu FPGA projekteerimisvoo haldamiseks on soovitatav kasutada Libero SoC-d.
See kasutusjuhend kirjeldab PolarFire'i ja PolarFire SoC perekonna seadmete kohandatud voogu, mis on protsess Libero integreerimiseks suurema FPGA disainivoo osana. Toetatud seadmeperekonnad® Järgmises tabelis on loetletud seadmeperekonnad, mida Libero SoC toetab. Osa selle juhendi teabest võib aga kehtida ainult konkreetse seadmeperekonna kohta. Sellisel juhul on selline teave selgelt tähistatud.
Tabel 1. Libero SoC toetatud seadmepered

Seadme perekond	Kirjeldus
PolarFire®	PolarFire FPGA-d pakuvad keskmise tihedusega tööstusharu madalaimat energiatarbimist, pakkudes erakordset turvalisust ja töökindlust.
PolarFire SoC	PolarFire SoC on esimene SoC FPGA, millel on deterministlik, koherentne RISC-V protsessoriklaster ja deterministlik L2 mälu alamsüsteem, mis võimaldab Linux®-i ja reaalajas rakendusi.

Läbiview (Esitage küsimus)

Kuigi Libero SoC pakub täielikult integreeritud täielikku disainikeskkonda SoC ja FPGA kujunduste arendamiseks, pakub see ka paindlikkust sünteesi ja simulatsiooni käitamiseks kolmandate osapoolte tööriistadega väljaspool Libero SoC keskkonda. Mõned disainietapid peavad siiski jääma Libero SoC keskkonda.
Järgmises tabelis on loetletud FPGA projekteerimisvoo peamised etapid ja näidatud sammud, mille jaoks Libero SoC-d tuleb kasutada.
Tabel 1-1. FPGA disaini voog

Projekteerimisvoo samm	Peab kasutama Liberot	Kirjeldus
Kujunduskirjeldus: HDL	Ei	Soovi korral kasutage väljaspool Libero® SoC-d asuvat kolmanda osapoole HDL-redaktorit/-kontrollitööriista.
Disaini kirje: konfiguraatorid	Jah	Looge esimene Libero projekt IP-kataloogi põhikomponentide genereerimiseks.
Automaatne PDC/SDC piirangute genereerimine	Ei	Tuletatud piirangud vajavad kogu HDL-i files ja derive_constraints utiliit, kui seda teostatakse väljaspool Libero SoC-d, nagu on kirjeldatud lisas C – Derive Constraints.
Simulatsioon	Ei	Soovi korral kasutage kolmanda osapoole tööriista väljaspool Libero SoC-d. Nõuab eelkompileeritud simulatsiooniteekide allalaadimist sihtseadme, sihtsimulaatori ja taustarakenduse juurutamiseks kasutatava Libero sihtversiooni jaoks.
Süntees	Ei	Soovi korral kasutage kolmanda osapoole tööriista väljaspool Libero SoC-d.
Projekteerimise rakendamine: piirangute haldamine, võrguloendi kompileerimine, paigutus ja marsruutimine (vt. Ülaltoodud jaotist).view)	Jah	Looge taustarakenduse juurutamiseks teine ​​Libero projekt.
Ajastuse ja võimsuse kontrollimine	Jah	Jääge teise Libero projekti juurde.
Konfigureeri disaini initsialiseerimisandmed ja mälud	Jah	Kasutage seda tööriista erinevat tüüpi mälude haldamiseks ja disaini lähtestamiseks seadmes. Jää teise projekti juurde.
Programmeerimine File Põlvkond	Jah	Jää teise projekti juurde.

Tähtis: Sina peate alla laadima eelkompileeritud teegid, mis on saadaval aadressil Eelkompileeritud simulatsiooniteegid leht kolmanda osapoole simulaatori kasutamiseks.
Puhtas Fabric FPGA voos sisestage oma disain HDL-i või skeemi abil ja edastage see otse.
sünteesitööriistadele. Voogu toetatakse endiselt. PolarFire'il ja PolarFire SoC FPGA-del on märkimisväärne
patenteeritud kõvaketta IP-plokid, mis nõuavad Libero SoC IP konfiguratsioonisüdamike (SgCores) kasutamist
kataloog. SoC-funktsionaalsust sisaldavate plokkide puhul on vaja spetsiaalset käsitlemist:

• PolarFire
  – PF_UPROM
  – PF_SYSTEM_SERVICES
  – PF_CCC
  – PF CLK divisjon
  – PF_KRÜPTO
  – PF_DRI
  – PF_INIT_MONITOR
  – PF_NGMUX
  – PF_OSC
  – RAM-id (TPSRAM, DPSRAM, URAM)
  – PF_SRAM_AHBL_AXI
  – PF_XCVR_ERM
  – PF_XCVR_REF_CLK
  – PF_TX_PLL
  – PF_PCIE
  – PF_IO
  – PF_IOD_CDR
  – PF_IOD_CDR_CCC
  – PF_IOD_GENERIC_RX
  – PF_IOD_GENERIC_TX
  – PF_IOD_GENERIC_TX_CCC
  – PF_RGMII_TO_GMII
  – PF_IOD_OCTAL_DDR
  – PF_DDR3
  – PF_DDR4
  – PF_LPDDR3
  – PF_QDR
  – PF_CORESMARTBERT
  – PF_TAMPER
  – PF_TVS ja nii edasi.

Lisaks eelnevalt loetletud SgCore'idele on Libero SoC kataloogis saadaval palju DirectCore'i pehmeid IP-sid PolarFire'i ja PolarFire SoC seadmeperekondadele, mis kasutavad FPGA kanga ressursse.
Kui kasutate disainikirje puhul mõnda eelnevatest komponentidest, peate disainikirje osa (komponendi konfiguratsioon) jaoks kasutama Libero SoC-d, kuid ülejäänud disainikirje (HDL-kirje jne) saate jätkata väljaspool Liberot. FPGA disainivoo haldamiseks väljaspool Liberot järgige käesoleva juhendi ülejäänud osas toodud samme.
1.1 Komponendi elutsükkel (Esitage küsimus)
Järgmised sammud kirjeldavad SoC komponendi elutsüklit ja annavad juhiseid andmete käsitlemiseks.

1. Genereerige komponent Libero SoC-s selle konfiguraatori abil. See genereerib järgmist tüüpi andmeid:
   – HDL files
   – Mälu files
   – Stiimul ja simulatsioon files
   – Komponent SDC file
2. HDL-i jaoks files, instantseerige ja integreerige need ülejäänud HDL-kujundusse, kasutades välise disaini sisestamise tööriista/protsessi.
3. Toitemälu files ja stiimul files oma simulatsioonitööriista.
4. Toitekomponendi SDC file piirangute genereerimise tööriista Derive Constraint abil. Lisateavet leiate lisast C – piirangute tuletamine.
5. Sa pead looma teise Libero projekti, kuhu impordid sünteesijärgse võrguloendi ja oma komponentide metaandmed, luues seeläbi seose genereeritu ja programmeeritu vahel.

1.2 Libero SoC projekti loomine (Esitage küsimus)
Mõned disainietapid tuleb läbi viia Libero SoC keskkonnas (tabel 1-1). Nende toimingute tegemiseks peate looma kaks Libero SoC projekti. Esimest projekti kasutatakse disainikomponentide konfigureerimiseks ja genereerimiseks ning teist projekti kasutatakse tipptasemel disaini füüsiliseks rakendamiseks.
1.3 Kohandatud voog (Esitage küsimus)
Järgmine joonis näitab:

• Libero SoC-d saab integreerida osana suuremast FPGA disainivoost koos kolmandate osapoolte sünteesi- ja simulatsioonitööriistadega väljaspool Libero SoC keskkonda.
• Töövoogu kuuluvad mitmesugused etapid alates disaini loomisest ja õmblemisest kuni seadme programmeerimiseni.
• Andmevahetus (sisendid ja väljundid), mis peab toimuma igal projekteerimisvoo etapil.

Näpunäide:

1. SNVM.cfg, UPROM.cfg
2. *.mem file Simulatsiooni genereerimine: pa4rtupromgen.exe võtab sisendiks faili UPROM.cfg ja genereerib faili UPROM.mem.

Kohandatud voo etapid on järgmised.

1. Komponentide konfiguratsioon ja genereerimine:
   a. Looge esimene Libero projekt (et toimida võrdlusprojektina).
   b. Valige kataloogist tuum. Topeltklõpsake tuumal, et anda sellele komponendi nimi ja konfigureerida komponent.
   See ekspordib automaatselt komponentide andmed ja files. Samuti luuakse komponentide manifestid. Vaadake üksikasju komponentide manifestidest. Lisateavet leiate jaotisest Komponendi konfiguratsioon.
2. Täienda oma RTL-kujundust väljaspool Libero't:
   a. Looge komponent HDL files.
   b. HDL-i asukoht files on loetletud komponentide manifestides files.
3. Komponentidele SDC-piirangute genereerimine. Ajastuspiirangu genereerimiseks kasutage utiliiti Derive Constraints. file(SDC), mis põhineb:
   a. Komponent HDL files
   b. Komponent SDC files
   c. Kasutaja HDL files
   Lisateabe saamiseks vt lisa C – Tuletuspiirangud.
4. Sünteesi tööriist/simulatsiooni tööriist:
   a. Hankige HDL files, stiimul files ja komponentide andmed konkreetsetest asukohtadest, nagu on märgitud komponentide manifestides.
   b. Sünteesige ja simuleerige disaini kolmandate osapoolte tööriistadega väljaspool Libero SoC-d.
5. Loo oma teine ​​(rakenduslik) Libero projekt.
6. Eemalda süntees disainivoo tööriistaribalt (Projekt > Projekti seaded > Disainivoog > tühjenda märkeruut „Luba süntees“).
7. Impordi kujundusallikas files (sünteesijärgne *.vm võrguloend sünteesitööriistast):
   – Impordi sünteesijärgne *.vm netlist (File>Import> Sünteesitud Verilog Netlist (VM)).
   – Komponendi metaandmed *.cfg files uPROMi ja/või sNVM-i jaoks.
8. Importige mis tahes Libero SoC ploki komponent files. Plokk files peab olema failis *.cxz file vormingus.
   Lisateavet ploki loomise kohta leiate jaotisest PolarFire'i plokivoo kasutusjuhend.
9. Impordi kujunduspiirangud:
   – Impordi I/O piirang files (piirangute haldur > I/Oatribuudid > Import).
   – Impordi korruseplaan *.pdc files (piirangute haldur > korruseplaneerija > import).
   – Impordi *.sdc ajastuspiirang files (piirangute haldur > ajastus > importimine). Importige SDC file loodud tulepiirangu tööriista abil.
   – Impordi *.ndc piirang files (Constraints Manager > NetlistAttributes > Import), kui see on olemas.
10. Piirang file ja tööriistade ühendus
    – Seosta piirangute halduris fail *.pdc files asukoha ja marsruudi jaoks, *.sdc files asukoha ja marsruudi ning ajastuse kontrollimiseks ning *.ndc files koostada Netlist.
11. Täielik disaini teostus
    – Paiguta ja marsruuti määra, kontrolli ajastust ja võimsust, konfigureeri disaini initsialiseerimisandmeid ja mälu ning programmeeri file põlvkond.
12. Kinnitage kujundus
    – Valideerige disain FPGA-l ja vajadusel siluge, kasutades Libero SoC disainikomplekti kaasasolevaid disainitööriistu.

Komponendi konfiguratsioon (Esitage küsimus)

Kohandatud voo esimene samm on komponentide konfigureerimine Libero võrdlusprojekti abil (tabelis 1-1 nimetatakse seda ka esimeseks Libero projektiks). Järgmistes etappides kasutate selle võrdlusprojekti andmeid.
Kui kasutate mõnda komponenti, mis on loetletud varem, jaotises Üleview oma disainis tehke selles jaotises kirjeldatud toimingud.
Kui te ei kasuta ühtegi ülaltoodud komponentidest, saate oma RTL-i kirjutada väljaspool Liberot ja importida selle otse sünteesi- ja simulatsioonitööriistadesse. Seejärel saate liikuda sünteesijärgsesse sektsiooni ja importida ainult oma sünteesijärgse *.vm võrguloendi oma lõplikku Libero juurutusprojekti (nimetatakse ka teiseks Libero projektiks tabelis 1-1).
2.1 Komponentide seadistamine Libero abil (Esitage küsimus)
Pärast kasutatavate komponentide valimist eelmisest loendist toimige järgmiselt.

1. Loo uus Libero projekt (põhikonfiguratsioon ja genereerimine): vali seade ja perekond, millele oma lõpliku disaini sihtida soovid.
2. Kasutage ühte või mitut kohandatud voos mainitud südamikku.
   a. Looge SmartDesign ja konfigureerige soovitud tuum ning looge see SmartDesigni komponendis.
   b. Tõstke kõik tihvtid tipptasemele.
   c. Looge SmartDesign.
   d. Simulaatori käivitamiseks topeltklõpsake Simuleerimise tööriista (mis tahes eelsünteesi või sünteesijärgse või paigutusjärgse suvandit). Simulaatorist saate pärast selle käivitamist väljuda. See samm genereerib simulatsiooni fileon teie projekti jaoks vajalik.

Näpunäide: sina Pead selle sammu sooritama, kui soovid oma disaini simuleerida väljaspool Liberot.
Lisateabe saamiseks vaadake jaotist Disaini simuleerimine.
e. Salvesta oma projekt – see on sinu võrdlusprojekt.
2.2 Komponentide manifestid (Esitage küsimus)
Kui loote oma komponendid, komplekti files genereeritakse iga komponendi jaoks. Komponentide manifesti aruanne kirjeldab komplekti files genereeritakse ja kasutatakse igas järgnevas etapis (süntees, simulatsioon, püsivara genereerimine jne). See aruanne annab teile kõigi loodud üksuste asukohad fileon vaja kohandatud vooga jätkamiseks. Komponentide manifestile pääsete juurde alas Aruanded: vahekaardi Aruanded avamiseks klõpsake nuppu Kujundus > Aruanded. Vahekaardil Aruanded näete faili manifest.txt komplekti files (Lõppenudview), üks iga teie loodud komponendi kohta.
Näpunäide: Komponendi manifesti nägemiseks peate komponendi või mooduli määrama juurkasutajaks. file vahekaardil Aruanded.
Teise võimalusena pääsete juurde individuaalsele manifestiaruandele files iga genereeritud põhikomponendi või SmartDesigni komponendi kohta /komponent/töö/ / / _manifest.txt või /komponent/töö/ / _manifest.txt. Samuti pääsete juurde manifestile file iga komponendi sisu, mis on loodud Libero uuel vahekaardil Komponendid, kus file asukohad on mainitud seoses projekti kataloogiga.Keskenduge järgmistele komponentide manifesti aruannetele.

• Kui te lõite südamikud SmartDesigni, lugege file _manifest.txt.
• Kui lõite südamike komponendid, lugege _manifest.txt.

Peate kasutama kõiki teie kujundusele kehtivaid komponentide manifestide aruandeid. NäiteksampKui teie projektil on SmartDesign koos ühe või mitme põhikomponendiga ja te kavatsete neid kõiki oma lõplikus kujunduses kasutada, peate valima files loetletud komponentide manifestide aruannetes kõigi nende komponentide kohta, mida kasutatakse teie disainivoos.
2.3 Manifesti tõlgendamine Files (Esitage küsimus)
Kui avate komponendi manifesti file, näete teid sinna files teie Libero projektis ja näpunäiteid selle kohta, kus disainivoos neid kasutada. Võite näha järgmist tüüpi files manifestis file:

• HDL allikas files kõigi sünteesi- ja simulatsioonitööriistade jaoks
• Stiimul files kõigi simulatsioonitööriistade jaoks
• Piirang files

Järgmine on PolarFire'i põhikomponendi komponentide manifest.Iga tüüpi file on vajalik teie disainivoos allavoolu. Järgmistes jaotistes kirjeldatakse integreerimist files manifestist teie disainivoogu.

Piirangu genereerimine (Esitage küsimus)

Konfigureerimise ja genereerimise ajal veenduge, et kirjutate/genereerite SDC/PDC/NDC piirangu files, et disain edastaks need sünteesi, koha ja marsruudi ning ajastuse kontrollimise tööriistadele.
Kasutage piirangute genereerimiseks väljaspool Libero keskkonda utiliiti Derive Constraints, selle asemel, et neid käsitsi kirjutada. Utiliidi Derive Constraint kasutamiseks väljaspool Libero keskkonda peate:

• Varusta kasutaja HDL, komponendi HDL ja komponendi SDC piiranguga files
• Määrake tipptaseme moodul
• Määrake asukoht, kuhu tuletatud piirang genereerida files

SDC komponendi piirangud on saadaval all /komponent/töö/ / / kataloog pärast komponendi konfigureerimist ja genereerimist.
Lisateavet oma kujunduse jaoks piirangute genereerimise kohta leiate lisast C – Piirangute tuletamine.

Oma disaini süntees (Esitage küsimus)

Kohandatud voo üks peamisi funktsioone on see, et saate kasutada kolmanda osapoole sünteesi.
tööriist väljaspool Liberot. Kohandatud voog toetab Synopsys SynplifyPro kasutamist. Oma sünteesimiseks
projekti puhul kasutage järgmist protseduuri:

1. Loo oma Synthesis tööriistas uus projekt, mis on suunatud samale seadmeperekonnale, kiibile ja pakendile kui loodud Libero projekt.
   a. Importige oma RTL filenagu tavaliselt.
   b. Määrake sünteesiväljundiks Structural Verilog (.vm).
   Näpunäide: Struktuurne Verilog (.vm) on PolarFire'i ainus toetatud sünteesi väljundvorming.
2. Impordi komponent HDL fileoma Synthesis projekti:
   a. Iga komponendi manifestide aruande kohta: Iga komponendi kohta file HDL allika all files kõigi sünteesi- ja simulatsioonitööriistade jaoks importige file oma sünteesiprojekti.
3. Importige file polarfire_syn_comps.v (kui kasutate Synopsys Synplify'd) saidilt
   Installi asukoht>/data/aPA5M teie Synthesis projektile.
4. Importige eelnevalt genereeritud SDC file tuletatud piirangu tööriista abil (vt lisa
   A—Sample SDC Constraints) sünteesitööriista. See piirang file piirab sünteesitööriista, et saavutada ajaline sulgemine väiksema jõupingutusega ja vähemate disaini iteratsioonidega.

Tähtis: 

• Kui kavatsete kasutada sama *.sdc-faili file Place-and-Route'i piiramiseks disaini rakendamise etapis peate selle *.sdc faili importima sünteesiprojekti. See on selleks, et tagada disainiprotsessi rakendamise etapis sünteesitud võrguloendi ja Place-and-Route'i piirangute vastavus disainiobjektide nimedele. Kui te seda *.sdc faili ei lisa file Sünteesi etapis võib sünteesist genereeritud võrguloend paigutuse ja marsruudi etapis ebaõnnestuda disainobjektide nimede mittevastavuse tõttu.
  a. Importige võrguloendi atribuudid *.ndc (kui neid on) sünteesitööriista.
  b. Käivitage süntees.
• Sinu sünteesitööriista väljundi asukohaks on *.vm netlist. file loodud post sünteesi. Disainiprotsessi jätkamiseks peate importima võrgunimekirja Libero rakendusprojekti.

Teie disaini simuleerimine (Esitage küsimus)

Disaini simuleerimiseks väljaspool Liberot (st oma simulatsioonikeskkonda ja simulaatorit kasutades) toimige järgmiselt.

1. Disain Files:
   a. Sünteesieelne simulatsioon:
   • Impordi oma RTL oma simulatsiooniprojekti.
   • Iga komponendi manifestide aruanne.
   – Impordi igaüks file HDL allika all files kõigi sünteesi ja simulatsiooni tööriistade jaoks teie simulatsiooniprojekti.
   • Koostage need files vastavalt simulaatori juhistele.
   b. Sünteesijärgne simulatsioon:
   • Impordi oma sünteesijärgne *.vm võrguloend (genereeritud programmis Synthesizing Your Design) oma simulatsiooniprojekti ja kompileeri see.
   c. Paigutusejärgne simulatsioon:
   • Kõigepealt vii lõpule oma disaini rakendamine (vt. Kavandi rakendamine). Veendu, et sinu lõplik Libero projekt on pärast paigutuse valmimist.
   • Topeltklõpsake valikul „Loo tagasimärkustega kaart” Files Libero Design Flow aknas. See tekitab kaks files:
   /disainer/ / _ba.v/vhd /disainer/
   / _ba.sdf
   • Impordi mõlemad files teie simulatsioonitööriistasse.
2. Stiimul ja konfiguratsioon files:
   a. Iga komponendi manifesti aruande kohta:
   • Kopeeri kõik files stiimuli all Files kõigi Simulatsioonitööriistade jaotiste jaoks teie Simulatsiooniprojekti juurkataloogi.
   b. Veenduge, et kõik Tcl files eelmistes loendites (sammul 2.a) käivitatakse esimesena, enne simulatsiooni algust.
   c. UPROM.mem: kui kasutate oma kujunduses UPROM-i südamikku koos suvandiga Kasuta simulatsiooni sisu ühe või mitme andmesalvestuskliendi jaoks, mida soovite simuleerida, peate faili UPROM.mem genereerimiseks kasutama käivitatavat faili pa4rtupromgen (pa4rtupromgen.exe Windowsis). file. Käivitatav pa4rtupromgen võtab faili UPROM.cfg file sisenditena Tcl-skripti kaudu file ja väljastab faili UPROM.mem file simulatsioonide jaoks vajalik. See UPROM.mem file tuleb enne simulatsiooni käivitamist kopeerida simulatsiooni kausta. Endineample, mis näitab käivitatava faili pa4rtupromgen kasutamist, on esitatud järgmistes sammudes. UPROM.cfg file on kataloogis saadaval /komponent/töö/ / Libero projektis, mida kasutasite UPROM-i komponendi genereerimiseks.
   d. snvm.mem: kui kasutate oma kujunduses süsteemiteenuste tuuma ja konfigureerite tuumas sNVM-i vahekaardi valikuga Kasuta simulatsiooniks sisu, mis on lubatud ühe või mitme kliendi jaoks, mida soovite simuleerida, siis snvm.mem file genereeritakse automaatselt
   kataloog /komponent/töö/ / Libero projektis, mida kasutasite süsteemiteenuste komponendi genereerimiseks. See snvm.mem file tuleb enne simulatsiooni käivitamist kopeerida simulatsiooni kausta.
3. Loo töökaust ja selle alla alamkaust nimega simulatsioon.
   Käivitatav pa4rtupromgen eeldab simulatsiooni alamkausta olemasolu töökaustas ja *.tcl skript paigutatakse simulatsiooni alamkausta.
4. Kopeeri UPROM.cfg fail file esimesest komponentide genereerimiseks loodud Libero projektist töökausta.
5. Kleepige järgmised käsud *.tcl skripti ja asetage see 3. etapis loodud simulatsioonikausta.
   Sample *.tcl PolarFire ja PolarFire Soc Family seadmetele URPOM.mem genereerimiseks file
   UPROM.cfg-st
   set_device -fam -surma -pakk
   set_sisend_cfg -tee
   set_sim_mem -pathFile/UPROM.mem>
   gen_sim -use_init vale
   Matriitsi ja pakendi õige sisemise nime saamiseks vaadake *.prjx file esimese Libero projekti (kasutatakse komponentide genereerimiseks).
   Argumendi use_init väärtuseks tuleb määrata väär.
   Väljundi tee määramiseks kasutage käsku set_sim_mem file UPROM.mem, mis on
   genereeritakse skripti käivitamisel file käivitatava failiga pa4rtupromgen.
6. Minge käsurealt või Cygwini terminalist 3. etapis loodud töökataloogi.
   Käivita käsk pa4rtupromgen valikuga –script ja edasta sellele eelmises etapis loodud *.tcl skript.
   Windowsi jaoks
   /designer/bin/pa4rtupromgen.exe \
   –script./simulatsioon/ .tcl
   Linuxi jaoks:
   /bin/pa4rtupromgen
   –script./simulatsioon/ .tcl
7. Pärast pa4rtupromgeni käivitatava faili edukat käivitamist kontrollige, kas UPROM.mem file genereeritakse skripti *.tcl käsus set_sim_mem määratud asukohta.
8. SNVM-i simuleerimiseks kopeeri fail snvm.mem file oma esimesest Libero projektist (kasutatakse komponentide konfigureerimiseks) simulatsiooniprojekti tipptaseme simulatsioonikausta, et käivitada simulatsioon (väljaspool Libero SoC-d). UPROM-i sisu simuleerimiseks kopeerige loodud UPROM.mem file simulatsiooni käivitamiseks oma simulatsiooniprojekti tipptaseme simulatsioonikausta (väljaspool Libero SoC-d).

Tähtis: Kellele SoC-komponentide funktsionaalsuse simuleerimiseks laadige alla eelkompileeritud PolarFire'i simulatsiooniteegid ja importige need oma simulatsioonikeskkonda, nagu siin kirjeldatud. Lisateabe saamiseks vaadake lisa B – simulatsiooniteegide importimine simulatsioonikeskkonda.

Oma disaini rakendamine (Esitage küsimus)

Pärast sünteesi ja sünteesijärgse simulatsiooni lõpetamist oma keskkonnas peate uuesti Liberot kasutama oma disaini füüsiliseks rakendamiseks, ajastamise ja võimsuse analüüsimiseks ning programmeerimise loomiseks. file.

1. Looge disaini füüsiliseks teostuseks ja paigutuseks uus Libero projekt. Veenduge, et sihtmärgiks oleks sama seade, mis komponentide konfiguratsioonis loodud võrdlusprojektis.
2. Pärast projekti loomist eemaldage tööriistaribalt „Synthesis” kujundusvoo aknas (Projekt > Projekti seaded > Kujundusvoog > Tühjendage linnuke valiku „Luba sünteesi” eest).
3.  Impordi oma sünteesijärgne *.vm file sellesse projekti, (File > Import > Synthesized Verilog Netlist (VM)).
   Näpunäide: Soovitatav on luua link sellele file, nii et kui te oma disaini uuesti sünteesite, kasutab Libero alati uusimat sünteesijärgset võrguloendit.
   a. Pange kujundushierarhia aknas tähele juurmooduli nime.
4. Impordi piirangud Libero projekti. Kasuta piirangute haldurit *.pdc/*.sdc/*.ndc piirangute importimiseks.
   a. Impordi I/O *.pdc piirang files (Piirangute haldur > I/O atribuudid > Import).
   b. Import Floorplanning *.pdc piirang files (Piirangute haldur > Korruse planeerija > Impordi).
   c. Impordi *.sdc ajastuspiirang files (piirangute haldur > ajastus > import). Kui teie disainil on mõni jaotises Over loetletud südamikview, importige SDC file mis on loodud tuletamispiirangu tööriista abil.
   d. Impordi *.ndc piirang files (piirangute haldur > Netlisti atribuudid > import).
5. Seotud piirangud Files tööriistade kujundamiseks.
   a. Ava piirangute haldur (Piirangute haldamine > Ava piirangute haldamine) View).
   Märkige piirangu kõrval olev ruut „Koha ja marsruudi ning ajastuse kontrollimine”. file piirangu kehtestamiseks file ja tööriistade ühendus. Seostage *.pdc piirang funktsiooniga Place-andRoute ja *.sdc nii Place-and-Route kui ka ajakontrolliga. Seostage *.ndc file Netlisti koostamiseks.
   Näpunäide: kui Place and Route nurjub selle *.sdc piiranguga file, seejärel importige see sama *.sdc file sünteesida ja sünteesi uuesti käivitada.
6. Paigutusetapi lõpuleviimiseks klõpsake nuppu „Koosta võrguloend” ja seejärel nuppu „Paiguta ja suuna”.
7. Tööriist „Konfigureeri disaini initsialiseerimisandmeid ja mälusid” võimaldab teil initsialiseerida disainiplokke, näiteks LSRAM, µSRAM, XCVR (transiiverid) ja PCIe, kasutades andmeid, mis on salvestatud püsimällu µPROM, sNVM või välisele SPI välkmälule. Tööriistal on järgmised vahekaardid disaini initsialiseerimisjärjestuse, initsialiseerimisklientide ja kasutajaandmete klientide spetsifikatsiooni määratlemiseks.
   – Kujunduse initsialiseerimise vahekaart
   – µPROM-vahekaart
   – sNVM vahekaart
   – SPI Flashi vahekaart
   – Kanga RAM-ide vahekaart
   Kasutage tööriista vahekaarte disaini lähtestamisandmete ja mälude konfigureerimiseks.Pärast konfigureerimise lõpetamist tehke initsialiseerimisandmete programmeerimiseks järgmised sammud:
   • Initsialiseerimisklientide genereerimine
   • Bitivoo genereerimine või eksportimine
   • Programmeerige seade
   Üksikasjalikku teavet selle tööriista kasutamise kohta leiate Libero SoC Design Flow kasutusjuhendist. Lisateabe saamiseks Tcl-käskude kohta, mida kasutatakse tööriista erinevate vahekaartide konfigureerimiseks ja mälukonfiguratsiooni määramiseks files (*.cfg), vaata Tcl käskude teatmik.
8. Programmeerimise genereerimine File sellest projektist ja kasutage seda oma FPGA programmeerimiseks.

Lisa A—SampSDC piirangud (Esitage küsimus

Libero SoC loob SDC ajastuspiirangud teatud IP-tuumade jaoks, nagu CCC, OSC, transiiver ja nii edasi. SDC piirangute edasiandmine disainitööriistadele suurendab võimalust saavutada ajastatud sulgemine väiksema jõupingutuse ja vähemate projekteerimisiteratsioonidega. Täielik hierarhiline tee tipptaseme eksemplarist on antud kõikidele piirangutes viidatud kujundusobjektidele.
7.1 SDC ajastuspiirangud (Esitage küsimus)
Libero IP tuum viide projekti see tipptasemel SDC piirang file on saadaval piirangute halduris (disainivoog > Open Manage Constraint View >Ajastus > Tuletamispiirangud).
Tähtis: Vaata see file SDC piirangute määramiseks, kui teie disain sisaldab CCC-d, OSC-d, transiiverit ja muid komponente. Vajadusel muutke kogu hierarhilist rada, et see vastaks teie disainihierarhiale, või kasutage utiliiti Derive_Constraints ja samme lisas C – piirangute tuletamine komponendi tasemel SDC-s. file.
Salvestage file teisele nimele ja importige SDC file sünteesitööriistale, koha- ja marsruuditööriistale ja ajakontrollile, nagu igale muule SDC piirangule files.
7.1.1 Tuletatud SDC File (Esitage küsimus)
# See file loodi järgmise SDC allika põhjal files:
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_CCC_C0/PF_CCC_C0_0/PF_CCC_C0_PF_CCC_C0_0_PF_CCC.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
CLK_DIV/CLK_DIV_0/CLK_DIV_CLK_DIV_0_PF_CLK_DIV.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
TRANSMIT_PLL/TRANSMIT_PLL_0/TRANSMIT_PLL_TRANSMIT_PLL_0_PF_TX_PLL.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
DMA_INITIATOR/DMA_INITIATOR_0/DMA_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
FIC0_INITIATOR/FIC0_INITIATOR_0/FIC0_INITIATOR.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
ICICLE_MSS/ICICLE_MSS.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PF_PCIE_C0/PF_PCIE_C0_0/PF_PCIE_C0_PF_PCIE_C0_0_PF_PCIE.sdc
# /drive/icicle_kit_ref_des/icicle-kit-reference-design-master/MPFS_ICICLE/component/work/
PCIE_INITIATOR/PCIE_INITIATOR_0/PCIE_INITIATOR.sdc
# /drive/aPA5M/cores/constraints/osc_rc160mhz.sdc
# *** Kõik muudatused selles file lähevad kaotsi, kui tuletatud piiranguid uuesti käivitatakse. ***
create_clock -name {CLOCKS_AND_RESETS_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/
I_OSC_160/CLK} -periood 6.25
[get_pins { KELLADE_JA_LÄHTESTAMISED_inst_0/OSCILLATOR_160MHz_inst_0/OSCILLATOR_160MHz_0/}]
I_OSC_160/CLK } ] create_clock -name {REF_CLK_PAD_P} -periood 10 [ get_ports {REF_CLK_PAD_P } ] create_clock -name {CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/}
DIV_CLK} -periood 8
[get_pins { CLOCKS_AND_RESETS_inst_0/TRANSMIT_PLL_0/TRANSMIT_PLL_0/txpll_isnt_0/DIV_CLK } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/}}
OUT0} -korruta_25-ga -jaga_32-ga -allikas
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faas 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT0 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT1} -korruta_25-ga -jaga_32-ga -allikas
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faas 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT1 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT2} -korruta_25-ga -jaga_32-ga -allikas
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faas 0
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT2 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/ }
OUT3} -korruta_25-ga -jaga_64-ga -allikas
[ get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/REF_CLK_0 } ] -faas 0
[get_pins { CLOCKS_AND_RESETS_inst_0/CCC_FIC_x_CLK/PF_CCC_C0_0/pll_inst_0/OUT3 } ] create_generated_clock -name { CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/}
Y_DIV} -jaga_2-ga -allikas
[get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/A}] [get_pins {CLOCKS_AND_RESETS_inst_0/CLK_160MHz_to_CLK_80MHz/CLK_DIV_0/I_CD/Y_DIV}] set_false_path -through [get_nets {DMA_INITIATOR_inst_0/ARESETN*}] set_false_path -from [get_cells {DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/]
genblk1*/rdGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConverter_loop[*].slvcnv/slvCDC/genblk1*/} }
rdPtr_s1* } ] set_false_path -from [get_cells { DMA_INITIATOR_inst_0/*/SlvConvertor_loop[*].slvcnv/slvCDC/}
genblk1*/wrGrayCounter*/cntGray* } ] -to [ get_cells { DMA_INITIATOR_inst_0/*/SlvConverter_loop[*].slvcnv/slvCDC/genblk1*/ } }
wrPtr_s1* } ] set_false_path -through [ get_nets { FIC0_INITIATOR_inst_0/ARESETN* } ] set_false_path -to [ get_pins { PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[0] PCIE/PF_PCIE_C0_0/ } }
PCIE_1/INTERRUPT[1] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[2] PCIE/PF_PCIE_C0_0/PCIE_1/
INTERRUPT[3] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[4] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[5] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[6] PCIE/PF_PCIE_C0_0/PCIE_1/INTERRUPT[7] PCIE/PF_PCIE_C0_0/
PCIE_1/WAKEREQ PCIE/PF_PCIE_C0_0/PCIE_1/MPERST_N } ] set_false_path -from [get_pins {PCIE/PF_PCIE_C0_0/PCIE_1/TL_CLK } ] set_false_path -through [get_nets {PCIE_INITIATOR_inst_0/ARESETN* } ] Lisa B – simulatsiooniteekide importimine simulatsioonikeskkonda (Esitage küsimus)
Libero SoC-ga RTL-simulatsiooni vaikesimulaator on ModelSim ME Pro.
Vaikimisi simulaatori eelkompileeritud teegid on saadaval Libero installimisel kataloogis /Designer/lib/modelsimpro/precompiled/vlog toetatud tarkvaraperedele. Libero SoC toetab ka teiste kolmandate osapoolte simulaatorite versioone ModelSim, Questasim, VCS ja Xcelium.
, Active HDL ja Riviera Pro. Laadige alla vastavad eelkompileeritud teegid aadressilt Libero SoC v12.0 ja uuemad simulaatori ja selle versiooni põhjal.
Sarnaselt Libero keskkonnale, run.do file tuleb luua simulatsiooni käivitamiseks väljaspool Liberot.
Looge lihtne run.do file millel on käsud teegi loomiseks kompileerimistulemuste, raamatukogu kaardistamise, kompileerimise ja simulatsiooni jaoks. Põhifaili run.do loomiseks järgige juhiseid file.

1. Looge loogiline teek kompileerimistulemuste salvestamiseks, kasutades vlib käsku vlib presynth.
2. Loogilise teeki nime kaardistamine eelkompileeritud teekikataloogiga, kasutades käsku vmap .
3. Kompileeri lähtekood files – kasutage kujunduse kompileerimiseks keelepõhiseid kompileerimiskäske files töökataloogi.
   – vlog .v/.sv formaatidele
   – vcom .vhd jaoks
4. Laadige simulatsiooniks disain vsim käsuga, määrates mis tahes tipptasemel mooduli nime.
5. Simuleeri disaini käsuga run.
   Pärast disaini laadimist seatakse simulatsiooni aeg nulliks ja simulatsiooni alustamiseks võite sisestada käsu Run.
   Simulaatori ärakirja aknas käivitage run.do file nagu run.do käivitage simulatsioon. Sample run.do file järgmiselt.

vaikselt seadistage ACTELLIBNAME PolarFire vaikselt seadistage PROJECT_DIR “W:/Test/basic_test”, kui
{[file eksisteerib presynth/_info]} { echo “INFO: Simulatsiooniteek presynth on olemas” } else
{ file kustuta -suruta presynth vlib presynth } vmap presynth presynth vmap PolarFire
„X:/Libero/Designer/lib/modelsimpro/precompiled/vlog/PolarFire” vlog -sv -work presynth
„${PROJECT_DIR}/hdl/top.v” vlog „+incdir+${PROJECT_DIR}/stimulus” -sv -work presynth „$”
„{PROJECT_DIR}/stimulus/tb.v” vsim -L PolarFire -L presynth -t 1ps presynth.tb laine lisamine /tb/*”
käivita 1000ns log /tb/* exit

Lisa C – Tuletuspiirangud (Esitage küsimus)

See lisa kirjeldab tuletamise piirangute Tcl käske.
9.1 Tuletuspiirangud Tcl käsud (Esitage küsimus)
Utiliit derive_constraints aitab teil tuletada piiranguid RTL-ist või konfiguraatorist väljaspool Libero SoC kujunduskeskkonda. Disaini jaoks piirangute loomiseks vajate kasutaja HDL-i, komponendi HDL-i ja komponentide piiranguid files. SDC komponendi piirangud files on saadaval all /komponent/töö/ / / kataloog pärast komponendi konfigureerimist ja genereerimist.
Iga komponendi piirang file koosneb käsust set_component tcl (määrab komponendi nime) ja pärast konfigureerimist genereeritud piirangute loendist. Piirangud luuakse konfiguratsiooni põhjal ja on iga komponendi jaoks spetsiifilised.
Example 9-1. Komponendi piirang File PF_CCC Core jaoks
Siin on endineampkomponendi piirangu le file PF_CCC tuuma jaoks:
set_component PF_CCC_C0_PF_CCC_C0_0_PF_CCC
#Microchip Corp.
# Kuupäev: 2021. okt 26 04:36:00
# PLL-i baaskella #0 jaoks
create_clock -periood 10 [get_pins {pll_inst_0/REF_CLK_0}] create_generated_clock -jaga_1-ga -allikas [get_pins {pll_inst_0/]
REF_CLK_0 } ] -phase 0 [ get_pins { pll_inst_0/OUT0 } ] Siin on create_clock ja create_generated_clock vastavalt viite- ja väljundkella piirangud, mis genereeritakse konfiguratsiooni põhjal.
9.1.1 Töötamine funktsiooniga derive_constraints Utility (Esitage küsimus)
Piirangute tuletamine läbib disaini ja eraldab iga komponendi eksemplari jaoks uued piirangud, mis põhinevad varem pakutud komponendi SDC-l files. CCC võrdluskellade puhul levib see läbi disaini tagasi, et leida võrdluskella allikas. Kui allikaks on I/O, määratakse I/O-le võrdluskella piirang. Kui see on CCC väljund või muu kella allikas (ntample, transiiver, ostsillaator), kasutab see teise komponendi kella ja annab hoiatuse, kui intervallid ei ühti. Tuletamispiirangud määravad piirangud ka mõnele makrole, näiteks kiibil olevatele ostsillaatoritele, kui need on teie RTL-is olemas.
Utiliidi derive_constraints käivitamiseks peate esitama faili .tcl file käsurea argument koos järgmise teabega määratud järjekorras.

1. Määrake seadme teave jaotises set_device oleva teabe abil.
2. Määrake RTL-i tee files kasutades teavet jaotises read_verilog või read_vhdl.
3. Määrake tipptaseme moodul jaotises set_top_level oleva teabe abil.
4. Määrake komponendi SDC tee files kasutades teavet jaotises read_sdc või read_ndc.
5. Täitke files kasutades teavet jaotises derive_constraints.
6.  Määrake SDC-st tuletatud piirangute tee file kasutades teavet jaotises write_sdc või write_pdc või write_ndc.

Example 9-2. derive.tcl faili täitmine ja sisu File
Järgmine on endineample käsurea argument utiliidi derive_constraints käivitamiseks.
$ /bin{64}/derive_constraints derive.tcl
Tuletise.tcl sisu file:
# Seadme teave
set_device -family PolarFire -die MPF100T -speed -1
# Paremale paremale files
read_verilog -mode system_verilog projekt/komponent/töö/txpll0/
txpll0_txpll0_0_PF_TX_PLL.v
read_verilog -mode system_verilog {projekt/komponent/töö/txpll0/txpll0.v}
read_verilog -mode system_verilog {projekt/komponent/töö/xcvr0/I_XCVR/}
xcvr0_I_XCVR_PF_XCVR.v}
read_verilog -mode system_verilog {projekt/komponent/töö/xcvr0/xcvr0.v}
read_vhdl -mode vhdl_2008 {project/hdl/xcvr1.vhd}
#Komponent SDC files
set_top_level {xcvr1}
read_sdc -component {projekt/komponent/töö/txpll0/txpll0_0/
txpll0_txpll0_0_PF_TX_PLL.sdc}
read_sdc -component {projekt/komponent/töö/xcvr0/I_XCVR/
xcvr0_I_XCVR_PF_XCVR.sdc}
#Kasuta käsku derive_constraint
tuleta_piirangud
#SDC/PDC/NDC tulemus files
write_sdc {project/constraint/xcvr1_derived_constraints.sdc}
write_pdc {project/constraint/fp/xcvr1_derived_constraints.pdc}
9.1.2 seade_seade (Esitage küsimus)
Kirjeldus
Määrake perekonnanimi, stantsi nimi ja kiirusaste.
set_device -perekond - surema - kiirus
Argumendid

Parameeter	Tüüp	Kirjeldus
-perekond	String	Määrake perekonnanimi. Võimalikud väärtused on PolarFire®, PolarFire SoC.
-surma	String	Määrake stantsi nimi.
-kiirus	String	Määrake seadme kiirusklass. Võimalikud väärtused on STD või -1.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0023	Nõutav parameeter – stants puudub	Stantsi valik on kohustuslik ja see tuleb määrata.
ERR0005	Tundmatu stants 'MPF30'	Suvandi -die väärtus ei ole õige. Vaadake võimalikku väärtuste loendit valiku kirjeldusest.
ERR0023	Parameeter – stantsil puudub väärtus	Survevalik on määratud ilma väärtuseta.
ERR0023	Nõutav parameeter – perekond puudub	Perekonna valik on kohustuslik ja see tuleb täpsustada.
ERR0004	Tundmatu perekond 'PolarFire®'	Pere valik pole õige. Vaadake võimalike väärtuste loendit valiku kirjelduses.

………… jätkub
Veakood	Veateade	Kirjeldus
ERR0023	Parameeter – perekonnal puudub väärtus	Perekonna valik on määratud ilma väärtuseta.
ERR0023	Nõutav parameeter – kiirus puudub	Kiiruse valik on kohustuslik ja see tuleb täpsustada.
ERR0007	Tundmatu kiirus '	Kiiruse valik pole õige. Vaadake võimalike väärtuste loendit valiku kirjelduses.
ERR0023	Parameeter – kiirus puudub väärtusest	Kiiruse valik on määratud ilma väärtuseta.

Example
set_device -perekond {PolarFire} -die {MPF300T_ES} -kiirus -1
set_device -perekond SmartFusion 2 -die M2S090T -kiirus -1
9.1.3 read_verilog (Esitage küsimus)
Kirjeldus
Lugege Verilogi file kasutades Verific.
read_verilog [-lib ] [-režiim ]filenimi>
Argumendid

Parameeter	Tüüp	Kirjeldus
-lib	String	Määrake teeki, mis sisaldab teeki lisatavaid mooduleid.
-režiim	String	Määrake Verilogi standard. Võimalikud väärtused on verilog_95, verilog_2k, system_verilog_2005, system_verilog_2009, system_verilog, verilog_ams, verilog_psl, system_verilog_mfcu. Väärtused ei ole tõstutundlikud. Vaikimisi on verilog_2k.
filenimi	String	Verilog file nimi.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0023	Parameeter – lib puudub väärtus	Valik „lib” on määratud ilma väärtuseta.
ERR0023	Parameeter – režiimil puudub väärtus	Režiimi valik on määratud ilma väärtuseta.
ERR0015	Tundmatu režiim ' '	Määratud verilog-režiim on tundmatu. Võimalike verilog-režiimide loendit leiate režiimi valiku kirjeldusest.
ERR0023	Nõutav parameeter file nimi puudub	Verilogi pole file tee on ette nähtud.
ERR0016	Verificu parseri tõttu ebaõnnestus	Verilogi süntaksiviga fileVerifici parserit saab jälgida konsoolis veateate kohal.
ERR0012	set_device ei kutsuta	Seadmeteavet pole täpsustatud. Kasutage seadme kirjeldamiseks käsku set_device.

Example
read_verilog -mode system_verilog {component/work/top/top.v}
read_verilog -mode system_verilog_mfcu design.v
9.1.4 read_vhdl (Esitage küsimus)
Kirjeldus
Lisage VHDL file VHDL-i loendisse files.
read_vhdl [-lib ] [-režiim ]filenimi>
Argumendid

Parameeter	Tüüp	Kirjeldus
-lib	—	Määrake teek, kuhu sisu tuleb lisada.
-režiim	—	Määrab VHDL-standardi. Vaikimisi on VHDL_93. Võimalikud väärtused on vhdl_93, vhdl_87, vhdl_2k, vhdl_2008, vhdl_psl. Väärtused ei ole tõstutundlikud.
filenimi	—	VHDL file nimi.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0023	Parameeter – lib puudub väärtus	Valik „lib” on määratud ilma väärtuseta.
ERR0023	Parameeter – režiimil puudub väärtus	Režiimi valik on määratud ilma väärtuseta.
ERR0018	Tundmatu režiim ' '	Määratud VHDL-režiim on tundmatu. Vaadake võimalike VHDL-režiimide loendit režiimi valiku kirjelduses.
ERR0023	Nõutav parameeter file nimi puudub	VHDL-i pole file tee on ette nähtud.
ERR0019	Ei saa registreerida invalid_path.v file	Määratud VHDL file ei eksisteeri või tal pole lugemisõigusi.
ERR0012	set_device ei kutsuta	Seadmeteavet pole täpsustatud. Kasutage seadme kirjeldamiseks käsku set_device.

Example
read_vhdl -mode vhdl_2008 osc2dfn.vhd
read_vhdl {hdl/top.vhd}
9.1.5 set_top_level (Esitage küsimus)
Kirjeldus
Määrake RTL-is tipptaseme mooduli nimi.
set_top_level [-lib ]
Argumendid

Parameeter	Tüüp	Kirjeldus
-lib	String	Teek, kust otsida tipptasemel moodulit või üksust (valikuline).
nimi	String	Tipptaseme mooduli või üksuse nimi.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0023	Nõutav ülemise taseme parameeter puudub	Kõrgeima taseme valik on kohustuslik ja see tuleb määrata.
ERR0023	Parameeter – lib puudub väärtus	Valik „lib” on määratud ilma väärtusteta.
ERR0014	Tipptaset ei leitud raamatukogus	Määratud tipptaseme moodulit pole antud teegis defineeritud. Selle vea parandamiseks tuleb tipptaseme mooduli või teegi nimi parandada.
ERR0017	Töötlemine ebaõnnestus	Viga RTL-i väljatöötamise protsessis. Veateadet saab konsoolist vaadata.

Example
set_top_level {top}
set_top_level -lib hdl top
9.1.6 read_sdc (Esita küsimus)
Kirjeldus
Lugege SDC-d file komponentide andmebaasi.
read_sdc -komponentfilenimi>
Argumendid

Parameeter	Tüüp	Kirjeldus
-komponent	—	See on piirangute tuletamisel käsu read_sdc kohustuslik lipp.
filenimi	String	Tee SDC-sse file.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0023	Nõutav parameeter file nimi puudub.	Kohustuslik valik file nime ei täpsustata.
ERR0000	SDC file <file_path> ei ole loetav.	Määratud SDC file tal pole lugemisõigusi.
ERR0001	Ei saa avadafile_path> file.	SDC file ei eksisteeri. Tee tuleb parandada.
ERR0008	Puudub käsk set_componentfile_path> file	SDC määratud komponent file ei täpsusta komponenti.

Veakood	Veateade	Kirjeldus
ERR0009	<List of errors from sdc file>	SDC file sisaldab valesid sdc-käske. Näiteksample, kui set_multicycle_path piirangus on viga: Viga käsu read_sdc täitmisel:file_path> file: Viga käsus set_multicycle_path: Tundmatu parameeter [get_cells {reg_a}].

Example
read_sdc -component {./component/work/ccc0/ccc0_0/ccc0_ccc0_0_PF_CCC.sdc}
9.1.7 read_ndc (Esita küsimus)
Kirjeldus
Lugege NDC-d file komponentide andmebaasi.
read_ndc -komponentfilenimi>
Argumendid

Parameeter	Tüüp	Kirjeldus
-komponent	—	See on piirangute tuletamisel käsu read_ndc kohustuslik lipp.
filenimi	String	Tee NDC-sse file.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0001	Ei saa avadafile_path> file	NDC file ei eksisteeri. Tee tuleb parandada.
ERR0023	Nõutav parameeter – AtclParamO_ puudub.	Kohustuslik valik filenime ei täpsustata.
ERR0023	Nõutav parameeter – komponent puudub.	Komponendi valik on kohustuslik ja see tuleb määrata.
ERR0000	NDC file 'file_path>' ei ole loetav.	Määratud NDC file tal pole lugemisõigusi.

Example
read_ndc -komponent {component/work/ccc1/ccc1_0/ccc_comp.ndc}
9.1.8 tuleta_piirangud (Esita küsimus)
Kirjeldus
Eksemplari komponent SDC files disainitaseme andmebaasi.
tuleta_piirangud
Argumendid

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0013	Tipptase pole määratletud	See tähendab, et tipptasemel moodulit või üksust pole määratud. Selle kutse parandamiseks tehke järgmist. käsku set_top_level enne käsku derive_constraints.

Example
tuleta_piirangud
9.1.9 write_sdc (Esita küsimus)
Kirjeldus
Kirjutab piirangu file SDC formaadis.
write_sdcfilenimi>
Argumendid

Parameeter	Tüüp	Kirjeldus
<filenimi>	String	Tee SDC-sse file genereeritakse. See on kohustuslik valik. Kui file olemas, kirjutatakse see üle.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0003	Ei saa avadafile tee> file.	File tee pole õige. Kontrollige, kas ülemkataloogid on olemas.
ERR0002	SDC file 'file path>' ei ole kirjutatav.	Määratud SDC file pole kirjutamisluba.
ERR0023	Nõutav parameeter file nimi puudub.	SDC file tee on kohustuslik valik ja see tuleb täpsustada.

Example
write_sdc "tuletatud.sdc"
9.1.10 write_pdc (Esita küsimus)
Kirjeldus
Kirjutab füüsilisi piiranguid (ainult tuletatud piirangud).
write_pdcfilenimi>
Argumendid

Parameeter	Tüüp	Kirjeldus
<filenimi>	String	Tee PDC-sse file genereeritakse. See on kohustuslik valik. Kui file tee on olemas, kirjutatakse see üle.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateated	Kirjeldus
ERR0003	Ei saa avadafile tee> file	The file tee pole õige. Kontrollige, kas ülemkataloogid on olemas.
ERR0002	PDC file 'file path>' ei ole kirjutatav.	Määratud PDC file pole kirjutamisluba.
ERR0023	Nõutav parameeter file nimi puudub	PDC file tee on kohustuslik valik ja see tuleb täpsustada.

Example
write_pdc "derived.pdc"
9.1.11 write_ndc (Esita küsimus)
Kirjeldus
Kirjutab NDC piirangud a-sse file.
write_ndcfilenimi>
Argumendid

Parameeter	Tüüp	Kirjeldus
filenimi	String	Tee NDC-sse file genereeritakse. See on kohustuslik valik. Kui file olemas, kirjutatakse see üle.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateated	Kirjeldus
ERR0003	Ei saa avadafile_path> file.	File tee pole õige. Ülemkatalooge pole olemas.
ERR0002	NDC file 'file_path>' ei ole kirjutatav.	Määratud NDC file pole kirjutamisluba.
ERR0023	Nõutav parameeter _AtclParamO_ puudub.	NDC file tee on kohustuslik valik ja see tuleb täpsustada.

Example
write_ndc "tuletatud.ndc"
9.1.12 add_include_path (Esita küsimus)
Kirjeldus
Määrab otsingu kaasamise tee files RTL-i lugedes files.
lisa_kaasa_tee
Argumendid

Parameeter	Tüüp	Kirjeldus
kataloog	String	Määrab otsingu kaasamise tee files RTL-i lugedes files. See valik on kohustuslik.

Tagastamise tüüp	Kirjeldus
0	Käsk õnnestus.

Tagastamise tüüp	Kirjeldus
1	Käsk ebaõnnestus. Tekkis viga. Veateadet saate jälgida konsoolis.

Vigade loend

Veakood	Veateade	Kirjeldus
ERR0023	Kohustuslik parameeter „include path” puudub.	Kataloogi valik on kohustuslik ja see tuleb esitada.

Märkus: Kui Kui kataloogi tee pole õige, edastatakse add_include_path veateateta.
Kuid read_verilog/read_vhd käsud ebaõnnestuvad Verifici parseri tõttu.
Example
add_include_path component/work/COREABC0/COREABC0_0/rtl/vlog/core

Läbivaatamise ajalugu (Esitage küsimus)

Redaktsiooniajalugu kirjeldab dokumendis rakendatud muudatusi. Muudatused on loetletud redaktsioonide kaupa, alustades kõige värskemast väljaandest.

Läbivaatamine	Kuupäev	Kirjeldus
F	08/2024	Selles versioonis on tehtud järgmised muudatused. • Uuendatud jaotis Lisa B – simulatsiooniteegide importimine simulatsioonikeskkonda.
E	08/2024	Selles versioonis on tehtud järgmised muudatused. • Uuendatud jaotis Üleview. • Uuendatud jaotis Tuletatud SDC File. • Uuendatud jaotis Lisa B – simulatsiooniteegide importimine simulatsioonikeskkonda.
D	02/2024	See dokument on avaldatud koos Libero 2024.1 SoC Design Suite'iga ilma muudatusteta võrreldes versiooniga v2023.2. Uuendatud jaotis Töötamine utiliidi derive_constraints abil
C	08/2023	See dokument on avaldatud koos Libero 2023.2 SoC Design Suite'iga ilma muudatusteta võrreldes versiooniga v2023.1.
B	04/2023	See dokument on avaldatud koos Libero 2023.1 SoC Design Suite'iga ilma muudatusteta võrreldes versiooniga v2022.3.
A	12/2022	Esialgne läbivaatamine.

Mikrokiibi FPGA tugi
Microchip FPGA tootegrupp toetab oma tooteid erinevate tugiteenustega, sealhulgas klienditeenindus, klienditeenindus, klienditeenindus, a websaidil ja ülemaailmsetes müügiesindustes.
Klientidel soovitatakse enne klienditoega ühenduse võtmist külastada Microchipi veebiressursse, kuna on väga tõenäoline, et nende päringutele on juba vastatud.
Võtke ühendust tehnilise toe keskusega läbi websait aadressil www.microchip.com/support. Mainige FPGA seadme osa number, valige sobiv korpuse kategooria ja laadige üles kujundus files tehnilise toe juhtumi loomisel.
Võtke ühendust klienditeenindusega mittetehnilise tootetoe saamiseks, nagu toote hind, tooteuuendused, värskendusteave, tellimuse olek ja autoriseerimine.

• Põhja-Ameerikast helistage numbril 800.262.1060 XNUMX XNUMX
• Ülejäänud maailmast helistage numbril 650.318.4460 XNUMX XNUMX
• Faks kõikjalt maailmast, 650.318.8044 XNUMX XNUMX

Mikrokiibi teave
Mikrokiip Websaidile
Microchip pakub veebituge meie kaudu websait aadressil www.microchip.com/. See webvalmistamiseks kasutatakse saiti files ja teave on klientidele hõlpsasti kättesaadav. Osa saadaolevast sisust hõlmab järgmist:

• Tootetugi – andmelehed ja vead, rakenduse märkused ja sample programmid, disainiressursid, kasutusjuhendid ja riistvara tugidokumendid, uusimad tarkvaraväljaanded ja arhiveeritud tarkvara
• Üldine tehniline tugi – korduma kippuvad küsimused (KKK), tehnilise toe taotlused, veebipõhised arutelurühmad, Microchipi disainipartnerite programmi liikmete loend
• Microchipi äri – tootevaliku- ja tellimisjuhendid, viimased Microchipi pressiteated, seminaride ja ürituste loetelu, Microchipi müügiesinduste, edasimüüjate ja tehase esindajate nimekirjad

Tootemuudatuste teavitusteenus
Microchipi tootemuudatuste teavitusteenus aitab hoida kliente Microchipi toodetega kursis. Tellijad saavad e-posti teel teatise alati, kui konkreetse tooteperekonna või huvipakkuva arendustööriistaga on seotud muudatusi, uuendusi, muudatusi või vigu. Registreerimiseks minge aadressile www.microchip.com/pcn ja järgige registreerimisjuhiseid.

Klienditugi
Microchipi toodete kasutajad saavad abi mitme kanali kaudu:

• Turustaja või esindaja
• Kohalik müügiesindus
• Manustatud lahenduste insener (ESE)
• Tehniline tugi

Kliendid peaksid abi saamiseks võtma ühendust oma turustaja, esindaja või ESE-ga. Klientide abistamiseks on saadaval ka kohalikud müügiesindused. Selles dokumendis on müügiesinduste ja asukohtade loetelu. Tehniline tugi on saadaval aadressil websait aadressil: www.microchip.com/support
Mikrokiibi seadmete koodikaitse funktsioon
Pange tähele järgmisi Microchipi toodete koodikaitse funktsiooni üksikasju:

• Mikrokiibi tooted vastavad nende konkreetsel mikrokiibi andmelehel sisalduvatele spetsifikatsioonidele.
• Microchip usub, et selle tooteperekond on turvaline, kui seda kasutatakse ettenähtud viisil, tööspetsifikatsioonide piires ja tavatingimustes.
• Mikrokiip väärtustab ja kaitseb agressiivselt oma intellektuaalomandi õigusi. Katsed rikkuda Microchipi toote koodikaitsefunktsioone on rangelt keelatud ja võivad rikkuda Ameerika Ühendriikide autorikaitse seadust.
• Ei Microchip ega ükski teine ​​pooljuhtide tootja ei saa garanteerida oma koodi turvalisust. Koodikaitse ei tähenda, et me garanteerime, et toode on purunematu. Koodikaitse areneb pidevalt. Microchip on pühendunud oma toodete koodikaitsefunktsioonide pidevale täiustamisele.

Õiguslik teade
Seda väljaannet ja siin olevat teavet võib kasutada ainult Microchipi toodetega, sealhulgas Microchipi toodete kavandamiseks, testimiseks ja integreerimiseks teie rakendusega. Selle teabe kasutamine muul viisil rikub neid tingimusi. Teave seadme rakenduste kohta on esitatud ainult teie mugavuse huvides ja selle võivad asendada värskendused. Teie vastutate selle eest, et teie rakendus vastaks teie spetsifikatsioonidele. Täiendava toe saamiseks võtke ühendust kohaliku Microchipi müügiesindusega või hankige täiendavat tuge aadressil www.microchip.com/en-us/support/design-help/client-support-services.
SELLE TEABE ESITAB MIKROKIIP „NAGU ON”. MICROCHIP EI ANNA MINGI SELGITUSLIKU VÕI KAUDSE, KIRJALIKKU VÕI SUULI, KOHUSTUSLIKULT VÕI MUUL TEABEL SEOTUD TEABE, KAASA arvatud, KUID MITTE PIIRATUD VÕIMALUSTE VÕIMALUSTE VÕI KAUDSETE GARANTIIDEGA GARANTIID. SEOTUD SELLE SEISUKORDI, KVALITEEDI VÕI TOIMIMISEGA. MICROCHIP EI VASTUTA MISELGI JUHUL MISGI KAUDSE, ERILISE, KARISTUSLIKU, JUHUSLIKU VÕI JÄLJENDUSLIKU KAOTUSE, KAHJUDE, KULUD VÕI MINGI LIIGI KULUD EEST, MIS ON SEOTUD SELLE TEABE VÕI SELLE KASUTAMISE KOHTA. VÕIMALUS VÕI KAHJUSED ON ETTEÄHTAVAD. SEADUSEGA LUBATUD TÄIELIKULT EI ÜLETA MICROCHIPI KOGUVASTUTUS KÕIGI NÕUETE KOHTA, MIS MILLAL MILLE MÕELIKULT SEOTUD TEABE VÕI SELLE KASUTAMISEGA.
Microchipi seadmete kasutamine elutoetus- ja/või ohutusrakendustes toimub täielikult ostja vastutusel ning ostja nõustub kaitsma, hüvitama ja hoidma Microchipi kahjutuna kõigi sellisest kasutamisest tulenevate kahjude, nõuete, kohtuasjade või kulude eest. Microchipi intellektuaalomandi õiguste alusel ei anta litsentse üle, kaudselt ega muul viisil, kui ei ole sätestatud teisiti.
Kaubamärgid
Mikrokiibi nimi ja logo, Microchipi logo, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinklusMD, maXTouchty, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST logo, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron ja XMEGA on ettevõtte Microchip Technology Incorporated registreeritud kaubamärgid USA-s ja teistes riikides.
AgileSwitch, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet-Wire, SmartWFusion,,, Sync TimeCesium, TimeHub, TimePictra, TimeProvider ja ZL on ettevõtte Microchip Technology Incorporated registreeritud kaubamärgid USA-s
Külgneva klahvi summutamine, AKS, digitaalajastu analoog, mis tahes kondensaator, AnyIn, AnyOut, laiendatud lülitus, BlueSky, BodyCom, Clockstudio, CodeGuard, krüptoautentimine, krüptoautomotive, krüptokaaslane, krüptokontroller, dünaamiline komplekt, APICDEM, ddds, ddds. , DAM, ECAN, Espresso T1S, EtherGREEN, EyeOpen, GridTime, IdealBridge, IGaT, In-Circuit Serial Programming, ICSP, INICnet, intelligentne paralleelsus, IntelliMOS, kiipidevaheline ühenduvus, JitterBlocker, nupp-ekraan, max, Cryinp maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, mSiC, MultiTRAK, NetDetach, kõiketeadv koodi genereerimine, PICDEM, PICDEM.net, PICkit, PICtail, Power MOS IV, Power MOS 7, PureS PowerSmart, , QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance , Usaldusväärne aeg, TSHARC, Turing, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect ja ZENA on ettevõtte Microchip Technology Incorporated kaubamärgid USA-s ja teistes riikides.
SQTP on ettevõtte Microchip Technology Incorporated teenusemärk USA-s
Adapteci logo, Frequency on Demand, Silicon Storage Technology ja Symmcom on ettevõtte Microchip Technology Inc. registreeritud kaubamärgid teistes riikides.
GestIC on ettevõtte Microchip Technology Inc. tütarettevõtte Microchip Technology Germany II GmbH & Co. KG registreeritud kaubamärk teistes riikides.
Kõik muud siin mainitud kaubamärgid on nende vastavate ettevõtete omand.
2024, Microchip Technology Incorporated ja selle tütarettevõtted. Kõik õigused kaitstud.
ISBN: 978-1-6683-0183-8
Kvaliteedijuhtimissüsteem
Microchipi kvaliteedijuhtimissüsteemide kohta teabe saamiseks külastage veebisaiti www.microchip.com/quality.
Ülemaailmne müük ja teenindus

AMEERIKA	AASIA/VAIKSE ookeani piirkond	AASIA/VAIKSE ookeani piirkond	EUROOPA
Ettevõtte kontor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Tehniline tugi: www.microchip.com/support Web Aadress: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Missioon Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faks: 905-695-2078	Austraalia – Sydney Tel: 61-2-9868-6733 Hiina – Peking Tel: 86-10-8569-7000 Hiina – Chengdu Tel: 86-28-8665-5511 Hiina – Chongqing Tel: 86-23-8980-9588 Hiina – Dongguan Tel: 86-769-8702-9880 Hiina – Guangzhou Tel: 86-20-8755-8029 Hiina – Hangzhou Tel: 86-571-8792-8115 Hiina – Hongkongi erihalduspiirkond Tel: 852-2943-5100 Hiina – Nanjing Tel: 86-25-8473-2460 Hiina – Qingdao Tel: 86-532-8502-7355 Hiina – Shanghai Tel: 86-21-3326-8000 Hiina – Shenyang Tel: 86-24-2334-2829 Hiina – Shenzhen Tel: 86-755-8864-2200 Hiina – Suzhou Tel: 86-186-6233-1526 Hiina – Wuhan Tel: 86-27-5980-5300 Hiina – Xian Tel: 86-29-8833-7252 Hiina – Xiamen Tel: 86-592-2388138 Hiina – Zhuhai Tel: 86-756-3210040	India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Jaapan – Osaka Tel: 81-6-6152-7160 Jaapan – Tokyo Tel: 81-3-6880-3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Soul Tel: 82-2-554-7200 Malaisia ​​– Kuala Lumpur Tel: 60-3-7651-7906 Malaisia ​​– Penang Tel: 60-4-227-8870 Filipiinid – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Tai – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100	Austria – Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Taani – Kopenhaagen Tel: 45-4485-5910 Faks: 45-4485-2829 Soome – Espoo Tel: 358-9-4520-820 Prantsusmaa – Pariis Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Saksamaa – Garching Tel: 49-8931-9700 Saksamaa – Haan Tel: 49-2129-3766400 Saksamaa – Heilbronn Tel: 49-7131-72400 Saksamaa – Karlsruhe Tel: 49-721-625370 Saksamaa – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Saksamaa – Rosenheim Tel: 49-8031-354-560 Iisrael – Hod Hasharon Tel: 972-9-775-5100 Itaalia – Milano Tel: 39-0331-742611 Faks: 39-0331-466781 Itaalia – Padova Tel: 39-049-7625286 Holland – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Norra – Trondheim Tel: 47-72884388 Poola – Varssavi Tel: 48-22-3325737 Rumeenia – Bukarest Tel: 40-21-407-87-50 Hispaania – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Rootsi – Götenberg Tel: 46-31-704-60-40 Rootsi – Stockholm Tel: 46-8-5090-4654 Ühendkuningriik – Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820

Dokumendid / Ressursid

MICROCHIP DS00004807F PolarFire Family FPGA kohandatud voog [pdfKasutusjuhend DS00004807F PolarFire'i perekonna FPGA kohandatud voog, DS00004807F, PolarFire'i perekonna FPGA kohandatud voog, perekonna FPGA kohandatud voog, kohandatud voog, voog

Viited

• Kasutusjuhend