intel OCT FPGA IP

OCT Intel FPGA IP võimaldab teil dünaamiliselt kalibreerida sisend-/väljundit välise takistiga. OCT IP parandab signaali terviklikkust, vähendab plaadi ruumi ja on vajalik suhtlemiseks välisseadmetega, näiteks mäluliidestega. OCT IP on saadaval Intel Stratix® 10, Intel Arria® 10 ja Intel Cyclone® 10 GX seadmete jaoks. Kui viite kujundused üle Stratix V, Arria V ja Cyclone V seadmetest, peate migreerima IP. Lisateavet leiate seotud teabest.

Seotud teave

• Teie ALTOCT IP migreerimine OCT Inteli FPGA IP-le lk 13
  • Pakub samme teie ALTOCT IP-tuuma üleviimiseks OCT IP-tuuma.
• Dynamic Calibrated On-Chip Termination (ALTOCT) IP Core kasutusjuhend
  • Annab teavet ALTOCT IP-tuuma kohta.
• Sissejuhatus Inteli FPGA IP-tuumadesse
  • Annab üldist teavet kõigi Inteli FPGA IP-tuumade kohta, sealhulgas IP-tuumade parameetrite määramise, genereerimise, uuendamise ja simuleerimise kohta.
• Versioonist sõltumatute IP ja platvormide kujundaja simulatsiooniskriptide loomine
  • Looge simulatsiooniskripte, mis ei vaja tarkvara käsitsi värskendamist ega IP-versiooni uuendamist.
• Projektijuhtimise parimad tavad
  • Juhised teie projekti ja IP tõhusaks haldamiseks ja teisaldamiseks files.
• OCT Intel FPGA IP kasutusjuhend arhiivid lk 13
  • Pakub OCTIntel FPGA IP varasemate versioonide kasutusjuhendite loendit.

OCT Inteli FPGA IP-funktsioonid

OCT IP toetab järgmisi funktsioone

• Toetus kuni 12-le kiibil olevale terminatsioonile (OCT).
• Toetus kalibreeritud kiibilisene seerialõksule (RS) ja kalibreeritud kiibil olevale paralleellõksule (RT) kõikidel I/O kontaktidel
• Kalibreeritud lõppväärtused 25 Ω ja 50 Ω
• OCT-kalibreerimise tugi sisselülitamise ja kasutaja režiimides

OCT Intel FPGA IP üleview

OCT IP tipptaseme diagramm

Sellel joonisel on kujutatud ÜMT IP tipptaseme diagramm.

OCT IP komponendid

Komponent	Kirjeldus
RZQ tihvt	Kaheotstarbeline tihvt. Kui seda kasutatakse koos OCT-ga, ühendub tihvt välise võrdlustakistiga, et arvutada kalibreerimiskoodid nõutava impedantsi rakendamiseks.
OCT blokaad	Genereerib ja saadab kalibreerimiskoodisõnu I/O puhvri plokkidesse.
OCT loogika	Saab kalibreerimiskoodi sõnad jadamisi OCT plokist ja saadab kalibreerimiskoodi sõnad paralleelselt puhvritesse.

RZQ Pin

Igal OCT-plokil on üks RZQ-tihvt.

• RZQ-tihvtid on kaheotstarbelised. Kui kontaktid pole OCT-plokiga ühendatud, saate neid kasutada tavaliste I/O-viikudena.
• Kalibreeritud tihvtidel peab olema sama VCCIO voltage kui OCT-plokk ja RZQ-tihvt. Sama OCT-plokiga ühendatud kalibreeritud kontaktidel peavad olema samad jada- ja paralleellõppväärtused.
• OCT-ploki paigutuse määramiseks saate rakendada RZQ-tihvtidele asukohapiiranguid, kuna RZQ-viiku saab ühendada ainult sellele vastava OCT-plokiga.

OCT plokk

OCT plokk on komponent, mis genereerib sisendite/väljundite lõpetamiseks kalibreerimiskoode. Kalibreerimise ajal ühtib OCT impedantsiga, mida on näha välistakistil läbi rzqin pordi. Seejärel genereerib OCT-plokk kaks 16-bitist kalibreerimiskoodisõna – üks sõna kalibreerib seeria lõppu ja teine ​​sõna paralleelse lõpetamise. Spetsiaalne siins saadab sõnad järjestikku OCT loogikasse.

OCT loogika

OCT plokk saadab kalibreerimiskoodi sõnad järjestikku OCT loogikasse ser_data portide kaudu. Enseri signaal määrab käivitamisel, millisest OCT-plokist kalibreerimiskoodi sõnu lugeda. Seejärel puhverdatakse kalibreerimiskoodisõnad jada-paralleelse nihke loogikasse. Pärast seda lubab s2pload signaal automaatselt saata kalibreerimiskoodi sõnad paralleelselt I/O puhvritele. Kalibreerimiskoodisõnad aktiveerivad või deaktiveerivad I/O-plokis olevad transistorid, mis emuleerivad jada- või paralleeltakistust, et sobitada impedantsi.

OCT loogika sisemised

OCT Intel FPGA IP funktsionaalne kirjeldus

DDR-mälu spetsifikatsioonide täitmiseks toetavad Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmed üheotsaliste I/O standardite jaoks kiibi seerialõpetust (RS OCT) ja kiibil olevat paralleellõpet (RT OCT). OCT-d saab toetada igas I/O pangas. VCCIO peab ühilduma kõigi antud panga sisendite/väljunditega. Intel Stratix 10, Intel Arria 10 või Intel Cyclone 10 GX seadmes on igas I/O pangas üks OCT plokk. Iga OCT-plokk nõuab RZQ-viigu kaudu ühendamist välise 240 Ω võrdlustakistiga.

RZQ viik jagab sama VCCIO toidet sisend-väljundpangaga, kus kontakt asub. RZQ-viik on kahefunktsiooniline sisend-/väljundviik, mida saate kasutada tavalise I/O-na, kui te ei kasuta OCT-kalibreerimist. Kui kasutate RZQ viiku OCT kalibreerimiseks, ühendab RZQ tihvt OCT ploki maandusega läbi välise 240 Ω takisti. Järgmised joonised näitavad, kuidas ÜMT-d on ühendatud ühes I/O veerus (karakteristikus). ÜMT saab kalibreerida mis tahes pangale kuuluva I/O, kui pank on samas veerus ja vastab vol.tage nõuded. Kuna veergude vahel pole ühendusi, saab OCT-d jagada ainult siis, kui kontaktid kuuluvad OCT samasse I/O veergu.

OCT Pangadevahelised ühendused

I/O veerud Intel Quartus® Prime Pin Planneris

See kuju on endineample. Paigutus erineb erinevate Intel Stratix 10, Intel Arria 10 või Intel Cyclone 10 GX seadmete vahel.

Toiterežiimi liidesed

Toiterežiimis OCT IP-l on kaks peamist liidest

• Üks sisendliides, mis ühendab FPGA RZQ padi OCT-plokiga
• Kaks 16-bitist sõnaväljundit, mis ühenduvad I/O puhvritega

OCT liidesed

Kasutajarežiim OCT

Kasutajarežiim OCT töötab samamoodi nagu OCT sisselülitamise režiim, millele on lisatud kasutaja juhitavus.

FSM signaalid

Sellel joonisel on kujutatud lõpliku oleku masin (FSM) tuumas, mis juhib OCT-ploki spetsiaalseid kasutajasignaale. FSM tagab, et OCT plokk kalibreerib või saadab kontrollkoodisõnu vastavalt teie soovile.

Fitter ei järelda kasutajarežiimi OCT-d. Kui soovite, et teie OCT-plokk kasutaks kasutajarežiimi OCT-funktsiooni, peate genereerima OCT IP-aadressi. Kuid riistvaraliste piirangute tõttu saate oma disainis kasutada ainult ühte OCT IP-d kasutajarežiimis OCT.

Märkus. Üks OCT IP suudab juhtida kuni 12 OCT plokki.

FSM edastab järgmisi signaale

• kella
• lähtestada
• s2pload
• kalibreerimine_hõivatud
• calibration_shift_busy
• kalibreerimistaotlus

Märkus. Need signaalid on saadaval ainult kasutajarežiimis, mitte sisselülitusrežiimis.

Seotud teave

OCT Inteli FPGA IP-signaalid.
Annab FSM-signaalide kohta rohkem teavet.

Tuum FSM

FSM vool

Mikroneesia riigid

osariik	Kirjeldus
TÜÜDKÄIK	Kui seate kalibreerimise_taotluse vektori, liigub FSM IDLE-olekust CAL-olekusse. Hoidke kalibreerimistaotluse vektorit selle väärtuses kahe taktitsükli jooksul. Pärast kahte taktitsüklit sisaldab FSM vektori koopiat. Kalibreerimisprotsessi uuesti alustamise vältimiseks peate vektori lähtestama.
CAL	Selle oleku ajal kontrollib FSM, millised bitid kalibreerimistaotluse vektoris on kinnitatud, ja teenindab neid. Vastavad OCT-plokid käivitavad kalibreerimisprotsessi, mille lõpuleviimiseks kulub umbes 2,000 taktitsüklit. Pärast kalibreerimise lõppemist vabastatakse signaal calibration_busy.
Kontrollige maski bitti	FSM kontrollib iga bitti vektoris, kas bitt on seatud või mitte.

osariik	Kirjeldus
Shift Mask bit	See olek liigub lihtsalt üle kõigi vektori bittide, kuni saavutab 1.
Seeria vahetus	See olek saadab lõpetamiskoodi järjestikku OCT-plokist lõpetamisloogikasse. Ülekande lõpuleviimiseks kulub 32 tsüklit. Pärast iga ülekandmist kontrollib FSM vektoris ootel olevate bittide olemasolu ja teenindab neid vastavalt.
Värskendus ootel bitti	Ootel register sisaldab bitte, mis vastavad igale OCT Inteli FPGA IP OCT-plokile. See olek värskendab ootel olevat registrit, lähtestades teenindatud päringu.
TEHTUD	Kui signaal calibration_shift_busy on tühistatud, saate s2pload automaatselt kinnitada, et edastada uued lõpetamiskoodid puhvritesse. S2pload-signaal kehtib vähemalt 25 ns. Riistvaraliste piirangute tõttu ei saa te uut kalibreerimist taotleda enne, kui kõik bitid on sisestatud calibration_shift_busy vektorid on madalad.

OCT Intel FPGA IP Design Example

OCT IP võib luua disaini ntample, mis vastab samale IP jaoks valitud konfiguratsioonile. Disain example on lihtne disain, mis ei ole suunatud ühelegi konkreetsele rakendusele. Võite kasutada kujundust ntample viitena selle kohta, kuidas IP instantseerida. Disaini genereerimiseks ntample files, lülitage sisse Generate Example Disain dialoogiboksis Generation IP genereerimise ajal.

Märkus. OCT IP ei toeta VHDL-i genereerimist.

• Tarkvara genereerib _näitample_design kataloog koos IP-ga, kus on teie IP nimi.
• The _näitampkataloog le_design sisaldab skripte make_qii_design.tcl.
• .qsys files on sisekasutuseks projekteerimise ajal, ntampainult põlvkond. Te ei saa redigeerida files.

Intel Quartus® Prime Design Ex genereerimineample

Skript make_qii_design.tcl genereerib sünteesitava kujunduse ntampkoos Intel Quartus® Prime'i projektiga, mis on kompileerimiseks valmis. Sünteesitava disaini loomiseks ntample, järgige neid samme.

1. Pärast IP genereerimist koos disainiga example files, käivitage käsureal järgmine skript: quartus_sh -t make_qii_design.tcl.
2. Kui soovite määrata täpselt kasutatava seadme, kasutage järgmist käsku: quartus_sh -t make_qii_design.tcl .

Skript loob qii kataloogi, mis sisaldab projekti ed_synth.qpf file. Saate selle projekti avada ja kompileerida tarkvaras Intel Quartus Prime.

OCT Inteli FPGA IP-viited

OCT Intel FPGA IP parameetri sätted

OCT IP parameetrid

Nimi	Väärtus	Kirjeldus
OCT plokkide arv	1 kuni 12	Määrab genereeritavate OCT-plokkide arvu. Vaikeväärtus on 1.
Kasutage tagasiühilduvaid pordinimesid	On Väljas	Märkige see, kui soovite kasutada ALTOCT IP-ga ühilduvaid ülataseme pärandnimesid. See parameeter on vaikimisi keelatud.
OCT režiim	Toide sisse Kasutaja	Määrab, kas OCT on kasutaja poolt juhitav või mitte. Vaikeväärtus on Võimsus.
OCT blokaad x kalibreerimisrežiim	Vallaline Kahekordne POD	Määrab OCT kalibreerimisrežiimi. X vastab OCT ploki numbrile. Vaikeväärtus on Vallaline.

OCT Inteli FPGA IP-signaalid

Sisendliidese signaalid

Signaali nimi	Suund	Kirjeldus
rzqin	Sisend	Sisendühendus RZQ-padjalt OCT-plokiga. RZQ pad on ühendatud välistakistusega. OCT-plokk kasutab kalibreerimiskoodi genereerimiseks viitena rzqin-pordiga ühendatud impedantsi. See signaal on saadaval sisselülitamise ja kasutajarežiimide jaoks.
kella	Sisend	Sisendkell kasutajarežiimi OCT jaoks. Kell peab olema 20 MHz või vähem.
lähtestada	Sisend	Sisend lähtestamise signaal. Lähtestamine on sünkroonne.
kalibreerimistaotlus	Sisend	[NUMBER_OF_OCT:0] sisendvektor. Iga bitt vastab OCT-plokile. Kui bitt on seatud väärtusele 1, kalibreerib vastav OCT ja nihutab seejärel koodisõna järjestikku lõpetamise loogikaplokki. Päringut tuleb hoida kahe kella tsükli jooksul. Riistvaraliste piirangute tõttu peate ootama, kuni vektor calibration_shift_busy on null, kuni väljastatakse uus päring; vastasel juhul teie taotlust ei töödelda.
calibration_shift_busy	Väljund	[NUMBER_OF_OCT:0] väljundvektor, mis näitab, milline OCT-plokk töötab praegu kalibreerimisel ja nihutab lõpetamiskoode lõpetamise loogikaplokki. Kui bitt on 1, näitab see, et OCT-plokk kalibreerib ja nihutab koodisõna lõpetamise loogikaplokki.
kalibreerimine_hõivatud	Väljund	[NUMBER_OF_OCT:0] väljundvektor, mis näitab, milline OCT-plokk parajasti kalibreerimisel töötab. Kui bitt on 1, näitab see, et OCT-plokk kalibreerub
okt_ _seeria_lõpetamise juhtimine[15:0]	Väljund	16-bitine väljundsignaal, koos vahemikus 0 kuni 11. See signaal ühendub sisend/väljundpuhvri jadalõpetamise juhtpordiga. See port saadab seeria lõpetamise koodi, mis kalibreerib Rs.
okt_ _parallel_termination_ control[15:0]	Väljund	16-bitine väljundsignaal, koos vahemikus 0 kuni 11. See signaal ühendub sisend-/väljundpuhvri paralleellõpu juhtpordiga. See port saadab paralleelse lõpetamise koodi, mis kalibreerib Rt.

QSF-i ülesanded

Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmetel on järgmised lõpetamisega seotud Intel Quartus Prime'i sätted file (.qsf) ülesanded:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF-i ülesanded

QSF-i määramine	Üksikasjad
INPUT_TERMINATION OUTPUT_TERMINATION	Sisend/väljundi lõpetamise määrang määrab kõnealuse kontakti lõppväärtuse oomides. Example:
	set_instance_assignment -name INPUT_TERMINATION - et set_instance_assignment -name OUTPUT_TERMINATION - et
	Jada/paralleellõpppordi lubamiseks lisage need määrangud, mis määravad kontaktide jada- ja paralleellõppväärtused. Ühendage kindlasti OCT Inteli FPGA IP-st GPIO Inteli FPGA IP-ga jadalõpetamise juht- ja paralleelse lõpetamise juhtpordid. Example:
	set_instance_assignment -name INPUT_TERMINATION “PARALLEL OHM KALIBREERIMISEGA” -to set_instance_assignment -name OUTPUT_TERMINATION “SERIES OHM KALIBREERIMISEGA” -to
TERMINATION_CONTROL_BL OCK	Suunab paigaldajat looma õiget ühendust soovitud OCT-plokist määratud kontaktidega. See määramine on kasulik siis, kui sisend-/väljundpuhvrid ei ole otseselt instantseeritud ja teil on vaja kontaktid siduda konkreetse OCT-plokiga. Example:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK - et
RZQ_GROUP	Seda ülesannet toetavad ainult Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmed. See määramine loob OCT IP ilma RTL-i muutmata. Fitter otsib võrguloendist rzq pin nime. Kui tihvti pole olemas, loob paigaldaja viigu nime koos OCT IP-ga ja vastavate ühendustega. See võimaldab teil luua tihvtide rühma, mida kalibreerida olemasoleva või olematu ÜMT poolt ja paigaldaja tagab disaini seaduslikkuse. Example:
	set_instance_assignment -nimi RZQ_GROUP - et

Lõpetamine võib esineda sisend- ja väljundpuhvritel ning mõnikord samaaegselt. Pin-rühmade sidumiseks OCT-plokiga on kaks meetodit.

• Kasutage .qsf määrangut, et näidata, milline viik (siin) on seotud millise OCT-plokiga. Võite kasutada ülesannet TERMINATION_CONTROL_BLOCK või RZQ_GROUP. Esimene ülesanne seostab tihvti RTL-is instantseeritud OCT-ga, samas kui teine ​​​​seob tihvti vastloodud OCT-ga ilma RTL-i muutmata.
• Looge I/O puhvri primitiivid tipptasemel ja ühendage need vastavate OCT-plokkidega.

Märkus. Kõik sama VCCIO-ga I/O pangad saavad jagada ühte OCT-plokki isegi siis, kui sellel konkreetsel I/O-pangal on oma OCT-plokk. Saate ühendada OCT-plokiga suvalise arvu I/O-tihvte, mis toetavad kalibreeritud lõpetamist. Veenduge, et ühendate ühilduva konfiguratsiooniga sisendid/väljundid OCT-plokiga. Samuti peate tagama, et OCT-plokil ja sellele vastavatel sisenditel/väljunditel on samad VCCIO ja jada- või paralleellõppväärtused. Nende seadistustega paigutab paigaldaja I/O-d ja OCT-ploki samasse veergu. Tarkvara Intel Quartus Prime genereerib hoiatusteateid, kui plokiga pole ühendatud kontakti.

IP-migratsioonivoog Arria V, Cyclone V ja Stratix V seadmete jaoks

IP-migratsioonivoog võimaldab migreerida Arria V, Cyclone V ja Stratix V seadmete ALTOCT IP-d Intel Stratix 10, Intel Arria 10 või Intel Cyclone 10 GX seadmete OCT Intel FPGA IP-le. IP-migratsioonivoog konfigureerib OCT IP-aadressi nii, et see sobiks ALTOCT-i IP sätetega, võimaldades teil IP-aadressi uuesti genereerida.

Märkus. See IP toetab IP-migratsioonivoogu ainult ühe OCT kalibreerimisrežiimis. Kui kasutate topelt- või POD-kalibreerimisrežiimi, ei pea te IP-d migreerima.

Teie ALTOCT IP-i migreerimine OCT Inteli FPGA IP-le

Oma ALTOC-i IP-st üleviimiseks OCT-IP-le toimige järgmiselt

1. Avage oma ALTOCTi IP IP-kataloogis.
2. Valige jaotises Praegu valitud seadmete perekond Stratix 10, Arria 10 või Cyclone 10 GX.
3. Parameetriredaktoris OCT IP avamiseks klõpsake nuppu Lõpeta. Parameetriredaktor konfigureerib OCT IP-sätted sarnaselt ALTOCT IP-sätetega.
4. Kui nende kahe vahel on ühildumatuid seadeid, valige uued toetatud seaded.
5. IP uuesti loomiseks klõpsake nuppu Lõpeta.
6. Asendage RTL-is oma ALTOC-i IP-käitamine OCT IP-ga.

Märkus. OCT IP-pordi nimed ei pruugi ühtida ALTOCT IP-pordi nimedega. Seetõttu ei piisa lihtsalt IP-nime muutmisest teostuses.

OCT Intel FPGA IP kasutusjuhend Arhiivid

Kui IP-tuumaversiooni loendis pole, kehtib eelmise IP-tuumaversiooni kasutusjuhend.

IP Core versioon	Kasutusjuhend
17.1	Intel FPGA OCT IP Core kasutusjuhend

Dokumendi versioonide ajalugu OCT Intel FPGA IP kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2019.07.03	19.2	19.1	Lisatud tugi Intel Stratix 10 seadmetele. Värskendati järgmisi IP-nimesid: "Intel FPGA OCT" kuni "OCT Intel FPGA IP"  "Intel FPGA GPIO" kuni "GPIO Intel FPGA IP" Värskendati s2pload signaali: Saadaolevatest kasutajasignaalidest eemaldati s2pload. Värskendatud kirjeldused s2pload signaali käitumise kohta.

 

Kuupäev	Versioon	Muudatused
november 2017	2017.11.06	Lisatud tugi Intel Cyclone 10 GX seadmetele. Altera OCT IP-tuum nimetati ümber Inteli FPGA OCT IP-tuumaks. Qsys sai nimeks Platform Designer. Uuendatud tekst Inteli täiendavaks kaubamärgi muutmiseks.
mai 2017	2017.05.08	Nimetati ümber Inteliks.
detsember 2015	2015.12.07	"Mega-funktsiooni" eksemplarid muudeti "IP-tuumaks". Muudetud eksemplare Kvartus II juurde Quartus Prime. Erinevad sisu ja linkide muudatused stiili ja selguse parandamiseks.
august 2014	2014.08.18	Lisatud teave OCT kalibreerimise kohta kasutajarežiimis. Uuendati IP-tuumasignaale ja parameetreid: core_rzqin_export muudeti rzqiniks core_series_termination_control_export muudeti väärtuseks okt_ _seeria_lõpetamise juhtimine[15:0] core_parallel_termination_control_export muudetud väärtuseks okt_ _parallel_termination_control[15:0]
november 2013	2013.11.29	Esialgne vabastamine.

ID: 683708
Versioon: 2019.07.03

Dokumendid / Ressursid

intel OCT FPGA IP [pdfKasutusjuhend OCT FPGA IP, OCT, FPGA IP

Viited

• Kasutusjuhend