Libero SoC simulatsioon
Raamatukogu seadistamise juhised
Sissejuhatus
Selle dokumendi eesmärk on kirjeldada simulatsioonikeskkonna seadistamise protseduuri, kasutades sisendina Libero SoC projekti. See dokumentatsioon vastab Libero SoC v11.9 ja uuemate tarkvaraväljaannete jaoks mõeldud eelkompileeritud teekidele. Pakutavad teegid on koostatud Verilogi jaoks. VHDL-i kasutajad vajavad segarežiimi simulatsiooni võimaldavat litsentsi.
Koostatud simulatsiooniteegid on saadaval järgmiste tööriistade jaoks:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Incisive Enterprise ja Xcelium
- Siemens QuestaSim
- Sünopsia VCS
Muu simulaatori jaoks raamatukogu taotlemiseks võtke ühendust Mikrokiibi tehniline tugi.
Libero SoC integratsioon
Libero SoC toetab ModelSim ME-ga simuleerimist, genereerides faili run.do file. See file ModelSim ME/ModelSim Pro ME kasutab simulatsiooni seadistamiseks ja käitamiseks. Teiste simulatsioonitööriistade kasutamiseks saate luua ModelSim ME/ModelSim Pro ME run.do ja muuta Tcl-skripti file simulaatoriga ühilduvate käskude kasutamiseks.
1.1 Libero SoC Tcl File Põlvkond (Esitage küsimus)
Pärast Libero SoC-s disaini loomist ja genereerimist käivitage ModelSim ME/ModelSim Pro ME simulatsioon kõigis projekteerimisetappides (esi-, postsünt- ja paigutusjärgne). See samm genereerib faili run.do file ModelSim ME/ModelSim Pro ME jaoks iga projekteerimisetapi jaoks.
Tähtis: Pärast iga simulatsiooni käivitamist nimetage automaatselt loodud run.do ümber file simulatsioonikataloogis, et Libero SoC seda üle ei kirjutaks file. Näiteksample files saab ümber nimetada presynth_run.do, postsynth_run.do ja postlayout_run.do.
Aldeci seadistus Active-HDL-i ja Riviera-Pro jaoks (Esitage küsimus)
Run.do file mida kasutab ModelSim ME/ModelSim Pro ME, saab muuta ja kasutada simuleerimiseks Aldeci simulaatorite abil.
2.1 Keskkonnamuutuja (Esitage küsimus)
Määrake oma keskkonnamuutujaks oma litsents file asukoht:
LM_LITSENTS_FILE: peab sisaldama kursorit litsentsiserverile.
2.2 Laadi alla kompileeritud teek (Esitage küsimus)
Laadige mikrokiibist alla Aldec Active-HDL ja Aldec Riviera-PRO teegid websaidile.
2.3 Run.do teisendamine Aldeci simulatsiooni jaoks (Esitage küsimus)
Run.do fileLibero SoC poolt Active-HDL-i ja Riviera-Pro tööriistaga simulatsioonide jaoks genereeritud s-i saab kasutada Active-HDL-i ja Riviera-Pro-i kasutavate simulatsioonide jaoks ühe muudatusega. Järgmises tabelis on loetletud Aldeciga samaväärsed käsud, mida faili ModelSim run.do muuta file.
Tabel 2-1. Aldeci samaväärsed käsud
| ModelSim | Aktiivne HDL |
| vlog | palk |
| vcom | acom |
| vlib | alib |
| vsim | asim |
| vmap | amap |
Järgmine on naguample run.do on seotud Aldeci simulaatoritega.
- Määrake praeguse töökataloogi asukoht.
määra dsn - Määrake töötava teegi nimi, kaardistage selle asukoht ja seejärel kaardistage Microchip FPGA perekonna asukoht
eelkompileeritud teegid (ntample, SmartFusion2), millel te oma kujundust kasutate.
alib presynth
amap presynth presynth
amap SmartFusion2 - Koostage kogu vajalik HDL files kasutatakse kujunduses koos vajaliku teegiga.
alog –töö presynth temp.v (Verilogi jaoks)
alog –töö presynth testbench.v
acom – töö presünth temp.vhd (Vhdl jaoks)
acom –töö presynth testbench.vhd - Simuleeri kujundust.
asim –L SmartFusion2 –L presynth –t 1ps presynth.testbench
jookse 10us
2.4 Teadaolevad probleemid (Esitage küsimus)
Selles jaotises on loetletud teadaolevad probleemid ja piirangud.
- Riviera-PRO abil koostatud teegid on platvormipõhised (st 64-bitiseid teeke ei saa käivitada 32-bitisel platvormil ja vastupidi).
- SERDES/MDDR/FDDR-i sisaldavate kujunduste puhul kasutage failis run.do järgmist suvandit files simulatsioone käivitades pärast nende kujunduste koostamist:
– Aktiivne HDL: asim –o2
– Riviera-PRO: asim –O2 (sünteesieelseks ja paigutusjärgseks simulatsiooniks) ja asim –O5 (küljendusjärgseks simulatsiooniks)
Aldeci seadistusel Active-HDL-i ja Riviera-Pro jaoks on järgmised ootel SAR-id. Lisateabe saamiseks võtke ühendust Mikrokiibi tehniline tugi. - SAR 49908 – aktiivne HDL: VHDL-i viga matemaatikaploki simulatsioonidel
- SAR 50627 – Riviera-PRO 2013.02: SERDESi disainide simulatsioonivead
- SAR 50461 – Riviera-PRO: asim -O2/-O5 võimalus simulatsioonides
Cadence Incisive Setup (Esitage küsimus)
Peate looma skripti file sarnane ModelSim ME/ModelSim Pro ME run.do käivitamiseks
Cadence Incisive simulaator. Järgige neid samme ja looge skript file NCSimi jaoks või kasutage skripti file
mõeldud ModelSim ME/ModelSim Pro ME run.do teisendamiseks files konfiguratsiooni files
vaja simulatsioonide käivitamiseks NCSimi abil.
Tähtis: kadents has stopped releasing new versions of the Incisive Enterprise
simulaatori ja hakkas toetama Xceliumi simulaatorit.
3.1 Keskkonnamuutujad (Esitage küsimus)
Cadence Incisive simulaatori käitamiseks konfigureerige järgmised keskkonnamuutujad.
- LM_LITSENTS_FILE: peab sisaldama kursorit litsentsile file.
- cds_root: peab osutama Cadence Incisive Installatsiooni kodukataloogi asukohale.
- PATH: peab osutama prügikasti asukohale tööriistade kataloogis, millele osutab cds_root, see tähendab,
$cds_root/tools/bin/64bit (64-bitise masina jaoks ja $cds_root/tools/bin 32-bitise masina jaoks).
Simulatsioonikeskkonna seadistamiseks 64-bitise ja 32-bitise operatsioonisüsteemi vahel on kolm võimalust:
Juhtum 1: PATH muutuja
Käivitage järgmine käsk:
set path = (install_dir/tools/bin/64bit $path) 64-bitiste masinate jaoks ja
set path = (installi_kataloog/tööriistad/bin $tee) 32-bitiste masinate jaoks
2. juhtum: -64-bitise käsureavaliku kasutamine
64-bitise käivitatava faili käivitamiseks määrake käsureal suvand -64bit.
Juhtum 3: keskkonnamuutuja INCA_64BIT või CDS_AUTO_64BIT seadistamine
Muutujat INCA_64BIT käsitletakse tõeväärtusena. Selle muutuja saab määrata mis tahes väärtusele või nullstringile.
setenv INCA_64BIT
Tähtis: Keskkonnamuutuja INCA_64BIT ei mõjuta teisi kadentsi tööriistu, näiteks IC-tööriistu. Incisive tööriistade puhul alistab muutuja INCA_64BIT aga keskkonnamuutuja CDS_AUTO_64BIT sätte. Kui keskkonnamuutuja INCA_64BIT on määratud, töötavad kõik Incisive tööriistad 64-bitises režiimis. setenv CDS_AUTO_64BIT INNCLUDE:INCA
Tähtis: string INCA peab olema suurtähtedega. Kõik käivitatavad failid peavad töötama kas 32-bitises või 64-bitises režiimis. Ärge määrake muutujat nii, et see hõlmaks ühte täitmisfaili, näiteks järgmiselt:
setenv CDS_AUTO_64BIT KAASA:ncelab
Teised kadentsitööriistad, nagu IC-tööriistad, kasutavad samuti keskkonnamuutujat CDS_AUTO_64BIT, et juhtida 32-bitiste või 64-bitiste käivitatavate failide valikut. Järgmises tabelis on näidatud, kuidas saate määrata muutuja CDS_AUTO_64BIT nii, et see käivitaks tööriistade Incisive ja IC-tööriistad kõigis režiimides.
Tabel 3-1. CDS_AUTO_64BIT muutujad
| CDS_AUTO_64BIT muutuja | Teravad tööriistad | IC-tööriistad |
| setenv CDS_AUTO_64BIT KÕIK | 64 bitine | 64 bitine |
| setenv CDS_AUTO_64BIT PUUDUB | 32 bitine | 32 bitine |
| setenv CDS_AUTO_64BIT VÄLJA:ic_binary | 64 bitine | 32 bitine |
| setenv CDS_AUTO_64BIT VÄLJA:INCA | 32 bitine | 64 bitine |
Tähtis: Kõik Incisive tööriistad peavad töötama kas 32-bitises või 64-bitises režiimis. Ärge kasutage konkreetse käivitatava faili välistamiseks käsku EXCLUDE, näiteks setenv CDS_AUTO_64BIT EXCLUDE:ncelab
Kui seate muutuja CDS_AUTO_64BIT välja jätma incisive tööriistad (setenv CDS_AUTO_64BIT EXCLUDE:INCA), käitatakse kõiki Incisive tööriistu 32-bitises režiimis. Kuid käsurea suvand -64bit alistab keskkonnamuutuja.
Järgmine konfiguratsioon files aitavad teil hallata teie andmeid ja juhtida simulatsioonitööriistade ja utiliitide tööd:
- Raamatukogu kaardistamine file (cds.lib) – määrab teie kujunduse asukoha loogilise nime.
- Teegid ja seostab need füüsiliste kataloogide nimedega.
- Muutujad file (hdl.var) – määratleb muutujad, mis mõjutavad simulatsioonitööriistade ja utiliitide käitumist.
3.2 Laadi alla kompileeritud teek (Esitage küsimus)
Laadige Microsemi's alla Cadence Incisive'i raamatukogud websaidile.
3.3 NCSim-skripti loomine File (Esitage küsimus)
Pärast run.do koopia loomist files, tehke simulatsiooni käivitamiseks NCSimi abil järgmised sammud:
- Looge fail cds.lib file mis määratleb ligipääsetavad raamatukogud ja nende asukoha. The file sisaldab avaldusi, mis seovad teegi loogilised nimed nende füüsiliste kataloogide teedele. Näiteksample, kui kasutate presynth simulatsiooni, siis cds.lib file on kirjutatud nii, nagu on näidatud järgmises koodiplokis.
DEFINE presynth ./presynth
MÄÄRATLEMINE COREAHBLITE_LIB ./COREAHBLITE_LIB
MÄÄRATLEMINE smartfusion2 - Looge fail hdl.var file, valikuline konfiguratsioon file mis sisaldab konfiguratsioonimuutujaid, mis määrab, kuidas teie kujunduskeskkond on konfigureeritud. Järgmine muutuja files on lisatud:
– Muutujad, mida kasutatakse tööteegi määramiseks, kuhu kompilaator salvestab kompileeritud objektid ja muud tuletatud andmed.
– Verilogi puhul muutujad (LIB_MAP, VIEW_MAP, WORK), mida kasutatakse teekide ja teekide määramiseks views otsida, kui laborijuht lahendab.
– Muutujad, mis võimaldavad teil määratleda kompilaatori, elabori ja simulaatori käsurea valikuid ja argumente.
Presynth simulatsiooni korral ntampÜlal näidatud, ütleme, et meil on kolm RTL-i files: av, bv ja testbench.v, mis tuleb kompileerida vastavalt presynth, COREAHBLITE_LIB ja presynth teekideks. hdl.var file saab kirjutada nii, nagu on näidatud järgmises koodiplokis.
DEFINE WORK presynth
DEFINE PROJECT_DIR files>
LIB_MAP DEFINE ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
LIB_MAP DEFINE ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
DEFINE LIB_MAP ( $LIB_MAP, + => presynth ) - Koostage kujundus files kasutades ncvlogi valikut.
ncvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Töötage kujundus ncelabi abil. Töötaja koostab disaini hierarhia, mis põhineb kujunduses leiduval instantseerimisel ja konfiguratsiooniteabel, loob signaali ühenduvuse ja arvutab kõigi projekti objektide algväärtused. Läbitöötatud kujundushierarhia salvestatakse simulatsiooni hetktõmmisesse, mis on teie disaini esitus, mida simulaator kasutab simulatsiooni käitamiseks.
ncelab –Sõnum –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
juurdepääs +rwc –status worklib. :moodul
Töötamine paigutusjärgse simulatsiooni käigus
Paigutusejärgsete simulatsioonide puhul esmalt SDF file tuleb enne ncsdfc käsku kasutades koostamist kompileerida.
ncsdfcfilenimi>.sdf –väljundfilenimi>.sdf.X
Töötlemise ajal kasutage kompileeritud SDF-väljundit koos valikuga –autosdf, nagu on näidatud järgmises koodiplokis.
ncelab -autosdf –Sõnum –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 – juurdepääs + rwc – olek töölib. :moodul –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file peab olema selline, nagu on näidatud järgmises koodiplokis.
COMPILED_SDF_FILE = " file>” - Simuleerige ncsim-i abil. Pärast väljatöötamist luuakse simulatsiooni hetktõmmis, mille ncsim laadib simuleerimiseks. Saate töötada pakettrežiimis või GUI-režiimis.
ncsim –Sõnum –partii/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncsim.log –
errormax 15 – olek töölib. :moodul
Tähtis: Kõik ülaltoodud kolm kompileerimise, väljatöötamise ja simuleerimise etappi saab panna kestaskripti file ja pärineb käsurealt. Nende kolme sammu asemel saab disaini simuleerida ühes etapis, kasutades suvandit ncverilog või irun, nagu on näidatud järgmises koodiplokis.
ncverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files kujunduses kasutatud>
irun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
kujunduses kasutatud>
3.3.1 Teadaolevad probleemid (Esitage küsimus)
Testbenchi lahendus
Järgmise avalduse kasutamine kella sageduse määramiseks kasutaja loodud testpingis või Libero SoC loodud vaiketestipingis ei tööta koos NCSimiga.
alati @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Simulatsiooni käivitamiseks muutke järgmiselt:
alati #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Tähtis: koostatud NCSimi teegid on platvormipõhised (st 64-bitised teegid ei ühildu 32-bitise platvormiga ja vastupidi).
Postsynth ja paigutusejärgsed simulatsioonid MSS-i ja SERDES-i abil MSS-i plokki sisaldavate kujunduste postsynth-simulatsioone või SERDES-i kasutavate kujunduste paigutusjärgseid simulatsioone käitades ei tööta BFM-i simulatsioonid, kui suvand –libmap on
väljatöötamise käigus täpsustamata. Selle põhjuseks on asjaolu, et väljatöötamise ajal lahendatakse MSS tööteegist (kuna vaikeköitmine ja töölibi on postsynth/post-layout), kus see on vaid fikseeritud funktsioon.
MSS-i lahendamiseks tuleb käsk ncelab kirjutada nii, nagu on näidatud järgmises koodiplokis
plokk SmartFusion2 eelkompileeritud teegist.
ncelab -libmap lib.map -libverbose -Message -access +rwc cfg1
ja lib.map file peab olema järgmine:
config cfg1;
disain ;
vaikimisi liblist smartfusion2 ;
endconfig
See lahendab kõik SmartFusion2 teegi lahtrid enne tööteegi vaatamist, st postsynth/ post-layout.
Suvandit –libmap saab vaikimisi kasutada iga simulatsiooni (presynth, postsynth ja post-layout) väljatöötamise ajal. See väldib simulatsiooniprobleeme, mis on põhjustatud teekide eksemplaride lahendamisest.
ncelab: *F,INTERR: SISEMINE ERAND
See ncelabi tööriista erand on hoiatus kujundustele, mis sisaldavad SmartFusion 2 ja IGLOO 2 FDDR-i postsynthi ja paigutusejärgsete simulatsioonide ajal, kasutades suvandit –libmap.
Tähtis: Sellest probleemist on teatatud Cadence'i tugimeeskonnale (SAR 52113).
3.4 Sample Tcl ja Shell Script Files (Esitage küsimus)
Järgmised files on konfiguratsioon files on vajalik kujunduse ja kestaskripti seadistamiseks file NCSimi käskude käitamiseks.
Cds.lib
NE smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
MÄÄRATLEMINE COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE presynth ./presynth
HDl.var
DEFINE WORK presynth
DEFINE PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presünth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presünth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
DEFINE LIB_MAP ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvanus
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvanus
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Sõnum -cdslib ./cds.lib -hdlvar ./hdl.var
-töö presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Sõnum -partii -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
3.5 Automatiseerimine (Esitage küsimus)
Järgmine skript file teisendab ModelSim run.do files konfiguratsiooni files on vajalik simulatsioonide käitamiseks NCSimi abil.
Skript File Kasutamine
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################# ###########################################
##################
#Kasutus: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################# ###########################################
##################
kasutada POSIX-i;
kasutada ranget;
minu ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $perekond, $lib_asukoht);
&questa_parser($postsynth, $perekond, $lib_asukoht);
&questa_parser($postlayout, $perekond, $lib_asukoht);
sub questa_parser {
minu $ModelSim_run_do = $_[0];
minu $actel_family = $_[1];
minu $lib_asukoht = $_[2];
minu $olek;
if ( -e "$ModelSim_run_do")
{
avatud (INFILE"$ModelSim_run_do");
minu @ModelSim_run_do =FILE>;
minu $rida;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH;
avatud (VÄLJASFILE">QUESTA_PRESYNTH/presynth_questa.do");
$osariik = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH;
avatud (VÄLJASFILE">QUESTA_POSTSYNTH/postsynth_questa.do");
$osariik = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
avatud (VÄLJASFILE”,>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$osariik = $1;
} muud
{
print "Valed sisendid antud file\n”;
prindi "#Kasutus: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Libraries_location\”\n”;
}
foreach $ line (@ModelSim_run_do)
{
#Üldtoimingud
$rida =~ s/..\/disainer.*simulatsioon\///g;
$rida =~ s/$osariik/$riik\_questa/g;
#Prindi väljaFILE "$rida \n";
if ($rida =~ m/vmap\s+.*($actel_family)/)
{
Prindi väljaFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($rida =~ m/vmap\s+(.*._LIB)/)
{
$rida =~ s/..\/komponent/..\/..\/komponent/g;
Prindi väljaFILE "$rida \n";
} elsif ($rida =~ m/vsim/)
{
$rida =~ s/vsim/vsim -novopt/g;
Prindi väljaFILE "$rida \n";
} muud
{
Prindi väljaFILE "$rida \n";
}
}
sulge (INFILE);
sulge (OUTFILE);
} muu {
print "$ModelSim_run_do ei eksisteeri. Käivita simulatsioon uuesti \n”;
}
}
Cadence Xceliumi häälestus (Mikrokiibi sisselogimine)
Peate looma skripti file sarnane ModelSim ME/ModelSim Pro ME run.do-ga Cadence Xceliumi simulaatori käitamiseks. Järgige neid samme ja looge skript file Xceliumi jaoks või kasutage skripti file mõeldud ModelSim ME/ModelSim Pro ME run.do teisendamiseks files konfiguratsiooni files on vajalik simulatsioonide käitamiseks Xceliumi abil.
4.1 Keskkonnamuutujad (Esitage küsimus)
Cadence Xceliumi käitamiseks konfigureerige järgmised keskkonnamuutujad:
- LM_LITSENTS_FILE: peab sisaldama kursorit litsentsile file.
- cds_root: peab osutama Cadence Incisive Installationi kodukataloogi asukohale.
- PATH: peab osutama salve asukohale tööriistade kataloogis, millele osutab cds_root (st
$cds_root/tools/bin/64bit (64-bitise masina jaoks ja $cds_root/tools/bin 32-bitise jaoks
masin).
Simulatsioonikeskkonna seadistamiseks 64-bitise ja 32-bitise operatsioonisüsteemi vahel on kolm võimalust:
Juhtum 1: PATH muutuja
set path = (install_dir/tools/bin/64bit $path) 64-bitiste masinate jaoks ja
set path = (installi_kataloog/tööriistad/bin $tee) 32-bitiste masinate jaoks
2. juhtum: -64-bitise käsureavaliku kasutamine
64-bitise käivitatava faili käivitamiseks määrake käsureal suvand -64bit.
Juhtum 3: keskkonnamuutuja INCA_64BIT või CDS_AUTO_64BIT seadistamine
Muutujat INCA_64BIT käsitletakse tõeväärtusena. Selle muutuja saab määrata mis tahes väärtusele või nullile
string.
setenv INCA_64BIT
Tähtis: Keskkonnamuutuja INCA_64BIT ei mõjuta teisi kadentsi tööriistu, näiteks IC-tööriistu. Incisive tööriistade puhul alistab muutuja INCA_64BIT aga keskkonnamuutuja CDS_AUTO_64BIT sätte. Kui INCA_64BIT keskkonnamuutuja on et, töötavad kõik Incisive tööriistad 64-bitises režiimis.
setenv CDS_AUTO_64BIT INNCLUDE:INCA
Tähtis: string INCA peab olema suurtähtedega. Kõik käivitatavad failid peavad töötama kas 2-bitises või 64-bitises režiimis. Ärge määrake muutujat nii, et see hõlmaks ühte täitmisfaili, näiteks järgmiselt:
setenv CDS_AUTO_64BIT KAASA:ncelab
Teised kadentsitööriistad, nagu IC-tööriistad, kasutavad samuti keskkonnamuutujat CDS_AUTO_64BIT, et juhtida 32-bitiste või 64-bitiste käivitatavate failide valikut. Järgmises tabelis on näidatud, kuidas saate määrata muutuja CDS_AUTO_64BIT nii, et see käivitaks tööriistade Incisive ja IC-tööriistad kõigis režiimides.
Tabel 4-1. CDS_AUTO_64BIT muutujad
| CDS_AUTO_64BIT muutuja | Teravad tööriistad | IC-tööriistad |
| setenv CDS_AUTO_64BIT KÕIK | 64-bitine | 64-bitine |
| setenv CDS_AUTO_64BIT PUUDUB | 32-bitine | 32-bitine |
| setenv CDS_AUTO_64BIT VÄLJA:ic_binary |
64-bitine | 32-bitine |
| setenv CDS_AUTO_64BIT VÄLJA:INCA | 32-bitine | 64-bitine |
Tähtis: Kõik Incisive tööriistad peavad töötama kas 32-bitises või 64-bitises režiimis. Ärge kasutage konkreetse käivitatava faili välistamiseks käsku VÄLJAS, näiteks järgmiselt.
setenv CDS_AUTO_64BIT VÄLJA VÄLJA:ncelab
Kui seate muutuja CDS_AUTO_64BIT, et välistada tööriistad Incisive (setenv
CDS_AUTO_64BIT EXCLUDE:INCA), käitatakse kõiki Incisive'i tööriistu 32-bitises režiimis. Siiski,
-64-bitine käsurea suvand alistab keskkonnamuutuja.
Järgmine konfiguratsioon files aitavad teil hallata teie andmeid ja juhtida simulatsioonitööriistade ja utiliitide tööd:
- Raamatukogu kaardistamine file (cds.lib) määrab teie kujunduse asukohale loogilise nime.
- Teegid ja seostab need füüsiliste kataloogide nimedega.
- Muutujad file (hdl.var) määratleb muutujad, mis mõjutavad simulatsioonitööriistade ja utiliitide käitumist.
4.2 Laadi alla kompileeritud teek (Esitage küsimus)
Laadige Microsemi's alla Cadence Xceliumi teegid websaidile.
4.3 Xceliumi skripti loomine file (Esitage küsimus)
Pärast run.do koopia loomist files, tehke simulatsiooni käivitamiseks Xceliumi skripti abil järgmised toimingud file.
- Looge fail cds.lib file mis määrab, millised raamatukogud on juurdepääsetavad ja kus need asuvad.
The file sisaldab avaldusi, mis seovad teegi loogilised nimed nende füüsiliste kataloogide teedele. Näiteksample, kui kasutate presynth simulatsiooni, siis cds.lib file saab kirjutada nii, nagu on näidatud järgmises koodiplokis.
DEFINE presynth ./presynth
MÄÄRATLEMINE COREAHBLITE_LIB ./COREAHBLITE_LIB
MÄÄRATLEMINE smartfusion2 - Looge fail hdl.var file mis on valikuline konfiguratsioon file mis sisaldab konfiguratsioonimuutujaid, mis määrab, kuidas teie kujunduskeskkond on konfigureeritud. Need sisaldavad:
– Muutujad, mida kasutatakse tööteegi määramiseks, kuhu kompilaator salvestab kompileeritud objektid ja muud tuletatud andmed.
– Verilogi puhul muutujad (LIB_MAP, VIEW_MAP, WORK), mida kasutatakse teekide ja teekide määramiseks views otsida, kui laborijuht lahendab.
– Muutujad, mis võimaldavad teil määratleda kompilaatori, elabori ja simulaatori käsurea valikuid ja argumente.
Presynth simulatsiooni korral ntampÜlal näidatud, ütleme, et meil on 3 RTL-i files av, bv ja testbench.v, mis tuleb kompileerida vastavalt presynth, COREAHBLITE_LIB ja presynth teekideks. hdl.var file saab kirjutada nii, nagu on näidatud järgmises koodiplokis.
DEFINE WORK presynth
DEFINE PROJECT_DIR files>
LIB_MAP DEFINE ($LIB_MAP, ${PROJECT_DIR}/av => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/bv => COREAHBLITE_LIB)
LIB_MAP DEFINE ($LIB_MAP, ${PROJECT_DIR}/testbench.v => presynth)
DEFINE LIB_MAP ( $LIB_MAP, + => presynth ) - Koostage kujundus files kasutades ncvlogi valikut.
xmvlog +incdir+ –cdslib ./cds.lib –hdlvar ./hdl.var –logfile
ncvlog.log –update –linedebug av bv testbench.v - Töötage kujundus ncelabi abil. Töötaja koostab disaini hierarhia, mis põhineb kujunduses leiduval instantseerimisel ja konfiguratsiooniteabel, loob signaali ühenduvuse ja arvutab kõigi projekti objektide algväärtused. Läbitöötatud kujundushierarhia salvestatakse simulatsiooni hetktõmmisesse, mis on teie disaini esitus, mida simulaator kasutab simulatsiooni käitamiseks.
Xcelium –Sõnum –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax 15 –
juurdepääs +rwc –status worklib. :moodul
Töötamine paigutusjärgse simulatsiooni käigus
Paigutusejärgsete simulatsioonide puhul esmalt SDF file tuleb enne ncsdfc käsku kasutades koostamist kompileerida.
Xceliumfilenimi>.sdf –väljundfilenimi>.sdf.X
Töötlemise ajal kasutage kompileeritud SDF-väljundit koos valikuga –autosdf, nagu on näidatud järgmises koodiplokis.
xmelab -autosdf –Sõnum –cdslib ./cds.lib –hdlvar ./hdl.var –logfile ncelab.log –errormax
15 – juurdepääs + rwc – olek töölib. :moodul –sdf_cmd_file ./
sdf_cmd_file
sdf_cmd_file peab olema selline, nagu on näidatud järgmises koodiplokis.
COMPILED_SDF_FILE = " file>” - Simuleerige Xceliumiga. Pärast väljatöötamist luuakse simulatsiooni hetktõmmis, mille Xcelium laadib simuleerimiseks. Seda saab käivitada pakettrežiimis või GUI-režiimis.
xmsim –Sõnum –batch/-gui –cdslib ./cds.lib –hdlvar ./hdl.var –logfile xmsim.log –
errormax 15 – olek töölib. :moodul
Cadence Xceliumi seadistamine
Tähtis: kõik ülaltoodud kolm kompileerimise, väljatöötamise ja simuleerimise etappi saab panna shelliskripti file ja pärineb käsurealt. Nende kolme sammu asemel saab disaini simuleerida ühes etapis, kasutades suvandit ncverilog või xrun, nagu on näidatud järgmises koodiplokis.
xmverilog +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var
files kujunduses kasutatud>
xrun +incdir+ -cdslib ./cds.lib –hdlvar ./hdl.var files
kujunduses kasutatud>
4.3.1 Teadaolevad probleemid (Esitage küsimus)
Testbenchi lahendus
Järgmise avalduse kasutamine kella sageduse määramiseks kasutaja loodud testpingis või Libero SoC loodud vaiketestipingis ei tööta Xceliumiga.
alati @(SYSCLK)
#(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK;
Simulatsiooni käivitamiseks muutke järgmiselt:
alati #(SYSCLK_PERIOD / 2.0) SYSCLK = ~SYSCLK;
Tähtis: Xceliumi jaoks koostatud teegid on platvormipõhised (st 64-bitised teegid ei ühildu 32-bitise platvormiga ja vastupidi).
Postsynth ja Post-layout simulatsioonid MSS-i ja SERDES-i abil
Kui käitatakse MSS-plokki sisaldavate kujunduste postsynth-simulatsioone või SERDES-i kasutavate kujunduste paigutusjärgseid simulatsioone, ei tööta BFM-i simulatsioonid, kui väljatöötamise ajal pole määratud suvandit –libmap. Selle põhjuseks on asjaolu, et väljatöötamise ajal lahendatakse MSS tööteegist (kuna vaikeköitmine ja töölibi on postsynth/post-layout), kus see on vaid fikseeritud funktsioon.
SmartFusion2 eelkompileeritud teegist MSS-i ploki lahendamiseks tuleb käsk ncelab kirjutada nii, nagu on näidatud järgmises koodiplokis.
xmelab -libmap lib.map -libverbose -Message -access +rwc cfg1
ja lib.map file peab olema järgmine:
config cfg1;
disain ;
vaikimisi liblist smartfusion2 ;
endconfig
See peab lahendama SmartFusion2 teegi kõik lahtrid enne tööteegi vaatamist, st postsynth/post-layout.
Suvandit –libmap saab vaikimisi kasutada iga simulatsiooni (presynth, postsynth ja post-layout) väljatöötamise ajal. See väldib simulatsiooniprobleeme, mis on põhjustatud teekide eksemplaride lahendamisest.
xmelab: *F,INTERR: SISEMINE ERAND
See ncelabi tööriista erand on hoiatus kujundustele, mis sisaldavad SmartFusion2 ja IGLOO2 FDDR-i
postsynthi ja paigutusjärgsete simulatsioonide ajal, kasutades suvandit –libmap.
Tähtis: Sellest probleemist on teatatud Cadence'i tugimeeskonnale (SAR 52113).
4.4 Sample Tcl ja shelliskript files (Esitage küsimus)
Järgmised files on konfiguratsioon files on vajalik kujunduse ja kestaskripti seadistamiseks file Xceliumi käskude käitamiseks.
Cds.lib
MÄÄRASTA smartfusion2 /scratch/krydor/tmpspace/users/me/nc-vlog64/SmartFusion2
MÄÄRATLEMINE COREAHBLITE_LIB ./COREAHBLITE_LIB
DEFINE presynth ./presynth
HDl.var
DEFINE WORK presynth
DEFINE PROJECT_DIR /scratch/krydor/tmpspace/sqausers/me/3rd_party_simulators/Cadence/IGLOO2/
ENVM/M2GL050/envm_fic1_ser1_v/eNVM_fab_master
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_addrdec.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_defaultslavesm.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_masterstagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavearbiter.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_slavestagev => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite_matrix2x16.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/
vlog/core/coreahblite.v => COREAHBLITE_LIB )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/CCC_0/SB_CCC_0_FCCC.v =>
presünth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigMaster/
2.0.101/rtl/vlog/core/coreconfigmaster.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/
vlog/core/coreconfigp.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp_pcie_hotreset.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/Actel/DirectCore/CoreResetP/5.0.103/rtl/
vlog/core/coreresetp.v => presynth )
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v =>
presünth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_HPMS/SB_HPMS.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB/SB.v => presynth)
DEFINE LIB_MAP ( $LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v => presynth )
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/SB_top.v => presynth)
DEFINE LIB_MAP ($LIB_MAP, ${PROJECT_DIR}/component/work/SB_top/testbench.v => presynth)
DEFINE LIB_MAP ( $LIB_MAP, + => presynth )
Commands.csh
ncvlog +incdir+../../component/work/SB_top -cdslib ./cds.lib -hdlvar ./hdl.var -logfile
ncvlog.log -errormax 15 -update -linedebug
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_addrdec.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/
coreahblite_defaultslavesm.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_masterstagvanus
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavearbiter.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_slavestagvanus
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite_matrix2x16.v
../../component/Actel/DirectCore/CoreAHBLite/4.0.100/rtl/vlog/core/coreahblite.v
../../component/work/SB/CCC_0/SB_CCC_0_FCCC.v
../../component/Actel/DirectCore/CoreConfigMaster/2.0.101/rtl/vlog/core/coreconfigmaster.v
../../component/Actel/DirectCore/CoreConfigP/4.0.100/rtl/vlog/core/coreconfigp.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp_pcie_hotreset.v
../../component/Actel/DirectCore/CoreResetP/5.0.103/rtl/vlog/core/coreresetp.v
../../component/work/SB/FABOSC_0/SB_FABOSC_0_OSC.v ../../component/work/SB_HPMS/SB_HPMS.v
../../component/work/SB/SB.v ../../component/work/SB_top/SERDES_IF_0/
SB_top_SERDES_IF_0_SERDES_IF.v
../../component/work/SB_top/SB_top.v ../../component/work/SB_top/testbench.v
ncelab -Sõnum -cdslib ./cds.lib -hdlvar ./hdl.var
-töö presynth -logfile ncelab.log -errormax 15 -access +rwc -status presynth.testbench:module
ncsim -Sõnum -partii -cdslib ./cds.lib -hdlvar ./
hdl.var -logfile ncsim.log -errormax 15 -status presynth.testbench:module
4.5 Automatiseerimine (Mikrokiibi sisselogimine)
Järgmine skript file teisendab ModelSim run.do files konfiguratsiooni files on vajalik simulatsioonide käitamiseks Xceliumi abil.
Skript File Kasutamine
perl cadence_parser.pl presynth_run.do postsynth_run.do
postlayout_run.do Microsemi_Family
Location_of_Cadence_Precompiled_libraries
Cadence_parser.pl
#!/usr/bin/perl -w
################################################# ###########################################
##################
#Kasutus: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
Microsemi_Family Precompiled_Libraries_location#
################################################# ###########################################
##################
kasutada POSIX-i;
kasutada ranget;
minu ($presynth, $postsynth, $postlayout, $family, $lib_location) = @ARGV;
&questa_parser($presynth, $perekond, $lib_asukoht);
&questa_parser($postsynth, $perekond, $lib_asukoht);
&questa_parser($postlayout, $perekond, $lib_asukoht);
sub questa_parser {
minu $ModelSim_run_do = $_[0];
minu $actel_family = $_[1];
minu $lib_asukoht = $_[2];
minu $olek;
if ( -e "$ModelSim_run_do")
{
avatud (INFILE"$ModelSim_run_do");
minu @ModelSim_run_do =FILE>;
minu $rida;
if ( $ModelSim_run_do =~ m/(presynth)/)
{
`mkdir QUESTA_PRESYNTH;
avatud (VÄLJASFILE">QUESTA_PRESYNTH/presynth_questa.do");
$osariik = $1;
} elsif ( $ModelSim_run_do =~ m/(postsynth)/)
{
`mkdir QUESTA_POSTSYNTH;
avatud (VÄLJASFILE">QUESTA_POSTSYNTH/postsynth_questa.do");
$osariik = $1;
} elsif ( $ModelSim_run_do =~ m/(postlayout)/ )
{
`mkdir QUESTA_POSTLAYOUT`;
avatud (VÄLJASFILE”,>QUESTA_POSTLAYOUT/postlayout_questa.do”);
$osariik = $1;
} muud
{
print "Valed sisendid antud file\n”;
prindi "#Kasutus: perl questa_parser.pl presynth_run.do postsynth_run.do postlayout_run.do
\”Libraries_location\”\n”;
}
foreach $ line (@ModelSim_run_do)
{
#Üldtoimingud
$rida =~ s/..\/disainer.*simulatsioon\///g;
$rida =~ s/$osariik/$riik\_questa/g;
#Prindi väljaFILE "$rida \n";
if ($rida =~ m/vmap\s+.*($actel_family)/)
{
Prindi väljaFILE “vmap $actel_family \”$lib_location\”\n”;
} elsif ($rida =~ m/vmap\s+(.*._LIB)/)
{
$rida =~ s/..\/komponent/..\/..\/komponent/g;
Prindi väljaFILE "$rida \n";
} elsif ($rida =~ m/vsim/)
{
$rida =~ s/vsim/vsim -novopt/g;
Prindi väljaFILE "$rida \n";
} muud
{
Prindi väljaFILE "$rida \n";
}
}
sulge (INFILE);
sulge (OUTFILE);
} muu {
print "$ModelSim_run_do ei eksisteeri. Käivita simulatsioon uuesti \n”;
}
}
Siemens QuestaSim seadistus/ModelSim seadistamine (Esitage küsimus)
Run.do files, mille Libero SoC genereerib ModelSim Microsemi Editionsit kasutavate simulatsioonide jaoks, saab kasutada QuestaSim/ModelSim SE/DE/PE simulatsioonide jaoks ühe muudatusega. Rakenduses ModelSim ME/ModelSim Pro ME run.do file, tuleb eelkompileeritud teekide asukohta muuta.
Tähtis:
Vaikimisi teostab muu simulatsioonitööriist peale ModelSim Pro ME kujunduse optimeerimise simulatsiooni ajal, mis võib mõjutada simulatsiooni artefaktide (nt disainiobjektid ja sisendstiimulid) nähtavust.
See on tavaliselt abiks keerukate simulatsioonide simulatsiooni käitusaja vähendamisel, kasutades üksikasjalikke enesekontrollivaid katsepinke. Vaikeoptimeerimised ei pruugi aga kõigi simulatsioonide jaoks sobida, eriti juhtudel, kui eeldate simulatsiooni tulemuste graafilist kontrolli laineakna abil.
Sellest optimeerimisest põhjustatud probleemide lahendamiseks peate kujunduse nähtavuse taastamiseks lisama simulatsiooni ajal sobivad käsud ja seotud argumendid. Tööriistapõhiste käskude kohta vaadake kasutatava simulaatori dokumentatsiooni.
5.1 Keskkonnamuutujad (Esitage küsimus)
Järgmised on vajalikud keskkonnamuutujad.
- LM_LITSENTS_FILE: peab sisaldama litsentsi teed file.
- MODEL_TECH: peab tuvastama tee QuestaSimi installi kodukataloogi asukohani.
- PATH: peab osutama käivitatavale asukohale, millele osutab MODEL_TECH.
5.2 Run.do teisendamine Mentor QuestaSimi jaoks (Esitage küsimus)
Run.do fileLibero SoC poolt ModelSim Microsemi Editionsit kasutavate simulatsioonide jaoks genereeritud s-i saab kasutada QuestaSim/ModelSim_SE-i kasutavate simulatsioonide jaoks ühe muudatusega.
Tähtis: kõik QuestaSimi abil simuleeritud kujundused peavad sisaldama -novopt
valik koos vsim käsuga skriptis run.do files.
5.3 Laadige alla koostatud teek (Esitage küsimus)
Laadige Microsemi's alla Mentor Graphics QuestaSimi teegid websaidile.
Sünopsia VCS-i häälestus (Esitage küsimus)
Microsemi soovitatud voog tugineb VCS-i väljatöötamise ja kompileerimise voos. See dokument sisaldab skripti file mis kasutab skripti run.do files genereerib Libero SoC ja loob seadistuse files on vajalik VCS-i simuleerimiseks. Stsenaarium file kasutab run.do file teha järgmist.
- Loo teegi kaardistus file, mida tehakse faili synopsys_sim.setup abil file asub samas kataloogis, kus töötab VCS-i simulatsioon.
- Looge kestaskript file et töötada välja ja koostada oma kujundus VCS-i abil.
6.1 Keskkonnamuutujad (Esitage küsimus)
Seadistage oma häälestuse põhjal VCS-i jaoks sobivad keskkonnamuutujad. VCS-i dokumentatsiooni järgi vajalikud keskkonnamuutujad on järgmised:
- LM_LITSENTS_FILE: peab sisaldama kursorit litsentsiserverile.
- VCS_HOME: peab osutama VCS-i installi kodukataloogi asukohale.
- PATH: peab sisaldama kursorit kataloogi VCS_HOME all olevale bin-kataloogile.
6.2 Laadi alla kompileeritud teek (Esitage küsimus)
Laadige Microsemi's alla Synopsys VCS-i raamatukogud websaidile.
6.3 VCS-i simulatsiooniskript File (Esitage küsimus)
Pärast VCS-i seadistamist ja disaini ja erineva run.do loomist files Libero SoC-st, peate:
- Looge raamatukogu kaardistus file synopsys_sim.setup; see file sisaldab viiteid kõigi kujunduses kasutatavate teekide asukohale.
Tähtis: file nimi ei tohi muutuda ja see peab asuma samas kataloogis, kus simulatsioon töötab. Siin on endineample selliseks file eelsünteesi simuleerimiseks.
TÖÖ > EFAULT
SmartFusion2:
presynth : ./presynth
Vaikimisi : ./töö - Töötage välja erinev disain files, sealhulgas testbench, kasutades VCS-i käsku vlogan. Need käsud võivad sisalduda shelliskriptis file. Järgneb endineampkäskudest, mida on vaja failis rtl.v määratletud kujunduse koos selle testbengiga, mis on määratletud
testbench.v.
vlogan +v2k -töö presynth rtl.v
vlogan +v2k -töö presynth testbench.v - Koostage kujundus VCS-i abil, kasutades järgmist käsku.
vcs –sim_res=1fs presynth.testbench
Märkus: Õige funktsionaalse simulatsiooni jaoks peab simulatsiooni ajastuseraldusvõime olema seatud väärtusele 1fs. - Kui disain on koostatud, alustage simulatsiooni järgmise käsuga.
./simv - Tagantmärkusega simulatsiooni jaoks peab VCS-käsk olema selline, nagu on näidatud järgmises koodiplokis.
vcs postlayout.testbench –sim_res=1fs –sdf max: .
nimi>: file path> –gui –l postlayout.log
6.4 Piirangud/Erandid (Esitage küsimus)
Järgnevalt on toodud Synopsys VCS-i seadistuse piirangud/erandid.
- VCS-i simulatsioone saab käivitada ainult Libero SoC Verilog-projektide jaoks. VCS-simulaatoril on ranged VHDL-i keelenõuded, millele Libero SoC automaatselt genereeritud VHDL ei vasta files.
- Simulatsiooni peatamiseks alati, kui soovite, peab teil olema Verilogi testpingis avaldus $finish.
Tähtis: millal simulatsioonid käitatakse GUI-režiimis, tööaega saab määrata GUI-s.
6.5 Sample Tcl ja Shell Script Files (Esitage küsimus)
Järgmine Perl automatiseerib faili synopsys_sim.setup genereerimise file samuti vastav shelliskript files on vajalik disaini väljatöötamiseks, koostamiseks ja simuleerimiseks.
Kui kujundus kasutab MSS-i, kopeerige test.vec file asub Libero SoC projekti simulatsioonikaustas VCS-i simulatsioonikausta. Järgmised jaotised sisaldavad sample run.do files, mille on genereerinud Libero SoC, sealhulgas vastav teegi kaardistamine ja kestaskript files on vajalik VCS-i simuleerimiseks.
6.5.1 Eelsüntees (Esitage küsimus)
Presynth_run.do
seadistage vaikselt ACTELLIBNAME SmartFusion2
seadke vaikselt PROJECT_DIR "/sqa/users/me/VCS_Tests/Test_DFF"
kui {[file presynth/_info]} {
echo "INFO: Simulatsiooniteegi presünteeg on juba olemas"
} muu {
vlib presünth
}
vmap presynth presynth
vmap SmartFusion2 “/captures/lin/11_0_0_23_11prod/lib/ModelSim/precompiled/vlog/smartfusion2”
vlog -töö presynth “${PROJECT_DIR}/component/work/SD1/SD1.v”
vlog "+incdir+${PROJECT_DIR}/stimulus" -töö presünt "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L presynth -t 1fs presynth.SD1_TB1
lisa laine /SD1_TB1/*
lisa log -r /*
töötab 1000nn
presynth_main.csh
#!/bin/csh -f
set PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work presynth “${PROJECT_DIR}/component/
work/SD1/SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
presynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs presynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
TÖÖ > VAIKE
SmartFusion2: /VCS/SmartFusion2
presynth : ./presynth
Vaikimisi : ./töö
6.5.2 Sünteesijärgne (Esitage küsimus)
postsynth_run.do
seadistage vaikselt ACTELLIBNAME SmartFusion2
seadke vaikselt PROJECT_DIR "/sqa/users/Me/VCS_Tests/Test_DFF"
kui {[file on olemas postsynth/_info]} {
echo “INFO: Simulatsiooniteegi postsynth on juba olemas”
} muu {
vlib postsynth
}
vmap postsynth postsynth
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog -töö postsynth “${PROJECT_DIR}/synthesis/SD1.v”
vlog “+incdir+${PROJECT_DIR}/stimulus” -töö postsynth “${PROJECT_DIR}/stimulus/SD1_TB1.v”
vsim -L SmartFusion2 -L postsynth -t 1fs postsynth.SD1_TB1
lisa laine /SD1_TB1/*
lisa log -r /*
töötab 1000nn
logi SD1_TB1/*
väljuda
Postsynth_main.csh
#!/bin/csh -f
set PROJECT_DIR = "/sqa/users/Me/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postsynth “${PROJECT_DIR}/synthesis/
SD1.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
postsynth "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postsynth.SD1_TB1 -l compile.log
./simv -l run.log
Synopsys_sim.setup
TÖÖ > VAIKE
SmartFusion2: /VCS/SmartFusion2
postsynth: ./postsynth
Vaikimisi : ./töö
6.5.3 Järelpaigutus (Esitage küsimus)
postlayout_run.do
seadistage vaikselt ACTELLIBNAME SmartFusion2
seadke vaikselt PROJECT_DIR "E:/ModelSim_Work/Test_DFF"
kui {[file on olemas ../designer/SD1/simulation/postlayout/_info]} {
echo “INFO: Simulatsiooniteek ../designer/SD1/simulation/postlayout on juba olemas”
} muu {
vlib ../designer/SD1/simulation/postlayout
}
vmap postlayout ../designer/SD1/simulation/postlayout
vmap SmartFusion2 “//idm/captures/pc/11_0_1_12_g4x/Designer/lib/ModelSim/precompiled/vlog/
SmartFusion2"
vlog – töö järelpaigutus “${PROJECT_DIR}/designer/SD1/SD1_ba.v”
vlog "+incdir+${PROJECT_DIR}/stimulus" -töö järelpaigutus "${PROJECT_DIR}/stimulus/SD1_TB1.v"
vsim -L SmartFusion2 -L postlayout -t 1fs -sdfmax /SD1_0=${PROJECT_DIR}/designer/SD1/
SD1_ba.sdf postlayout.SD1_TB1
lisa laine /SD1_TB1/*
lisa log -r /*
töötab 1000nn
Postlayout_main.csh
#!/bin/csh -f
set PROJECT_DIR = "/VCS_Tests/Test_DFF"
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k -work postlayout “${PROJECT_DIR}/
designer/SD1/SD1_ba.v”
/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k “+incdir+${PROJECT_DIR}/stimulus” -work
järelpaigutus "${PROJECT_DIR}/stimulus/SD1_TB1.v"
/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.SD1_TB1 -sdf
max:SD1_TB1.SD1_0:${PROJECT_DIR}/designer/SD1/SD1_ba.sdf -l compile.log
./simv -l run.log
Synopsys_sim.setup
TÖÖ > VAIKE
SmartFusion2: /VCS/SmartFusion2
postlayout : ./postlayout
Vaikeseade: ./workVCS
6.6 Automatiseerimine (Esitage küsimus)
Voogu saab automatiseerida järgmise Perli skripti abil file ModelSim run.do teisendamiseks files VCS-iga ühilduvasse shelliskripti files, looge Libero SoC simulatsioonikataloogis õiged kataloogid ja seejärel käivitage simulatsioonid.
Käivitage skript file kasutades järgmist süntaksit.
perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
Vcs_parse_pl
#!/usr/bin/perl -w
################################################# ############################
#
#Kasutus: perl vcs_parse.pl presynth_run.do postsynth_run.do postlayout_run.do
#
################################################# #############################
minu ($presynth, $postsynth, $postlayout) = @ARGV;
if(system("mkdir VCS_Presynth") {print "mkdir failed:\n";}
if(system("mkdir VCS_Postsynth") {print "mkdir failed:\n";}
if(system(“mkdir VCS_Postlayout”)) {print “mkdir failed:\n”;}
chdir(VCS_Presynth);
`cp ../$ARGV[0] .` ;
&parse_do($presynth,"presynth");
chdir (../”);
chdir(VCS_Postsynth);
`cp ../$ARGV[1] .` ;
&parse_do($postsynth,"postsynth");
chdir (../”);
chdir(VCS_Postlayout);
`cp ../$ARGV[2] .` ;
&parse_do($postlayout,"postlayout");
chdir (../”);
sub parse_do {
minu $vlog = “/cad_design/tools/vcs.dir/E-2011.03/bin/vlogan +v2k” ;
minu %LIB = ();
minu $file = $_[0] ;
minu $olek = $_[1];
avatud (INFILE,”$file”) || die "Ei saa avada File Põhjus võib olla:$!”;
if ( $state eq "presynth" )
{
open(OUT1,">presynth_main.csh") || die "Ei saa käsku luua File Põhjus võib olla:$!”;
}
elsif ( $state eq "postsynth")
{
open(OUT1,">postsynth_main.csh") || die "Ei saa käsku luua File Põhjus võib olla:$!”;
}
elsif ( $state eq "postlayout")
{
open(OUT1,">postlayout_main.csh") || die "Ei saa käsku luua File Põhjus võib olla:$!”;
}
muidu
{
print "Simulatsiooni olek puudub \n" ;
}
open(OUT2,">synopsys_sim.setup") || die "Ei saa käsku luua File Põhjus võib olla:$!”;
# .csh file
print OUT1 “#!/bin/csh -f\n\n\n” ;
#SET UP FILE
print OUT2 “WORK > DEFAULT\n” ;
print OUT2 “SmartFusion2 : /sqa/users/Aditya/VCS/SmartFusion2\n” ;
while ($ rida =FILE>)
{
Sünopsia VCS-i seadistamine
if ($rida =~ m/vaikselt seadistatud PROJECT_DIR\s+\”(.*?)\”/)
{
print OUT1 “set PROJECT_DIR = \”$1\”\n\n\n” ;
}
elsif ( $rida =~ m/vlog.*\.v\”/ )
{
if ($rida =~ m/\s+(\w*?)\_LIB/)
{
#print "\$1 =$1 \n" ;
$temp = “$1″.”_LIB”;
#print “Temp = $temp \n” ;
$LIB{$temp}++;
}
chomp($rida);
$rida =~ s/^vlog/$vlog/ ;
$rida =~ s/ //g;
print OUT1 “$line\n”;
}
elsif ( ($rida =~ m/vsim.*presynth\.(.*)/) || ($rida =~ m/vsim.*postsynth\.(.*)/) || ($rida
=~ m/vsim.*postküljendus\.(.*)/) )
{
$tb = $1 ;
$tb =~ s/ //g;
chomp($tb);
#print "TB nimi: $tb \n";
if ( $rida =~ m/sdf(.*)\.sdf/)
{
chomp($rida);
$rida = $1 ;
#print “LINE : $rida \n” ;
if ($rida =~ m/max/)
{
$rida =~ s/max \/// ;
$rida =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
max:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($ rida = ~ m/min/)
{
$rida =~ s/min \/// ;
$rida =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
min:$tb.$line.sdf -l compile.log\n” ;
}
elsif ($rida =~ m/typ/)
{
$rida =~ s/typ \/// ;
$rida =~ s/=/:/;
print OUT1 “\n\n/cad_design/tools/vcs.dir/E-2011.03/bin/vcs -sim_res=1fs postlayout.$tb -sdf
typ:$tb.$line.sdf -l compile.log\n” ;
}
#-sdfmax /M3_FIC32_0=${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf — ModelSim SDF-vorming
#$sdf = "-sdf max:testbench.M3_FIC32_0:${PROJECT_DIR}/designer/M3_FIC32/M3_FIC32_ba.sdf"; -VCS
SDF-vorming
}
}
}
printida
OUT1 "\n\n"
;
if
( $state eq "presynth"
)
{
printida
OUT2 "presynth
: ./presynth\n”
;
printida
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs presynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq "postsynth"
)
{
printida
OUT2 "postsynth
: ./postsynth\n”
;
printida
OUT1 “/cad_design/tools/vcs.dir/E-2011.03/bin/vcs
-sim_res=1fs postsynth.$tb -l
compile.log\n”
;
}
elsif
( $state eq “postlayout”
)
{
print OUT2 “postlayout : ./postlayout\n” ;
}
muidu
{
print "Simulatsiooni olek puudub \n" ;
}
foreach $i (klahvid %LIB)
{
#print “Võti : $i Väärtus : $LIB{$i} \n” ;
print OUT2 “$i : ./$i\n” ;
}
print OUT1 “\n\n” ;
print OUT1 “./simv -l run.log\n” ;
print OUT2 “VAIKIMISE : ./töö\n” ;
sulge INFILE;
sulge OUT1;
sulge OUT2;
}
Läbivaatamise ajalugu (Mikrokiibi sisselogimine
Redaktsiooniajalugu kirjeldab dokumendis rakendatud muudatusi. Muutused
on loetletud redaktsioonide kaupa, alustades kõige uuemast väljaandest.
| Läbivaatamine | Kuupäev | Kirjeldus |
| A | 12/2023 | Selles versioonis on tehtud järgmised muudatused. • Dokument on teisendatud mikrokiibi malliks. Esialgne läbivaatamine. • Uuendatud jaotis 5. Siemens QuestaSim Setup/ModelSim Setup, et lisada uus märkus, mis selgitab mõju nähtavusele simulatsiooni ja optimeerimise ajal. |
Mikrokiibi FPGA tugi
Microchip FPGA tootegrupp toetab oma tooteid erinevate tugiteenustega, sealhulgas klienditeenindus, klienditeenindus, klienditeenindus, a websaidil ja ülemaailmsetes müügiesindustes.
Klientidel soovitatakse enne klienditoega ühenduse võtmist külastada Microchipi veebiressursse, kuna on väga tõenäoline, et nende päringutele on juba vastatud.
Võtke ühendust tehnilise toe keskusega läbi websait aadressil www.microchip.com/support. Mainige FPGA seadme osa number, valige sobiv korpuse kategooria ja laadige üles kujundus files tehnilise toe juhtumi loomisel.
Võtke ühendust klienditeenindusega mittetehnilise tootetoe saamiseks, nagu toote hind, tooteuuendused, värskendusteave, tellimuse olek ja autoriseerimine.
- Põhja-Ameerikast helistage numbril 800.262.1060 XNUMX XNUMX
- Ülejäänud maailmast helistage numbril 650.318.4460 XNUMX XNUMX
- Faks kõikjalt maailmast, 650.318.8044 XNUMX XNUMX
Mikrokiibi teave
Mikrokiip Websaidile
Microchip pakub veebituge meie kaudu websait aadressil www.microchip.com/. See webvalmistamiseks kasutatakse saiti files ja teave on klientidele hõlpsasti kättesaadav. Osa saadaolevast sisust hõlmab järgmist:
- Tootetugi – andmelehed ja vead, rakenduse märkused ja sample programmid, disainiressursid, kasutusjuhendid ja riistvara tugidokumendid, uusimad tarkvaraväljaanded ja arhiveeritud tarkvara
- Üldine tehniline tugi – korduma kippuvad küsimused (KKK), tehnilise toe taotlused, veebipõhised arutelurühmad, Microchipi disainipartnerite programmi liikmete loend
- Microchipi äri – tootevaliku- ja tellimisjuhendid, viimased Microchipi pressiteated, seminaride ja ürituste loetelu, Microchipi müügiesinduste, edasimüüjate ja tehase esindajate nimekirjad
Tootemuudatuste teavitusteenus
Microchipi tootemuudatuste teavitusteenus aitab hoida kliente Microchipi toodetega kursis. Tellijad saavad e-posti teel teatise alati, kui konkreetse tooteperekonna või huvipakkuva arendustööriistaga on seotud muudatusi, uuendusi, muudatusi või vigu.
Registreerimiseks minge aadressile www.microchip.com/pcn ja järgige registreerimisjuhiseid.
Klienditugi
Microchipi toodete kasutajad saavad abi mitme kanali kaudu:
- Turustaja või esindaja
- Kohalik müügiesindus
- Manustatud lahenduste insener (ESE)
- Tehniline tugi
Kliendid peaksid abi saamiseks võtma ühendust oma turustaja, esindaja või ESE-ga. Klientide abistamiseks on saadaval ka kohalikud müügiesindused. Selles dokumendis on müügiesinduste ja asukohtade loetelu.
Tehniline tugi on saadaval aadressil websait aadressil: www.microchip.com/support
Mikrokiibi seadmete koodikaitse funktsioon
Pange tähele järgmisi Microchipi toodete koodikaitse funktsiooni üksikasju:
- Mikrokiibi tooted vastavad nende konkreetsel mikrokiibi andmelehel sisalduvatele spetsifikatsioonidele.
- Microchip usub, et selle tooteperekond on turvaline, kui seda kasutatakse ettenähtud viisil, tööspetsifikatsioonide piires ja tavatingimustes.
- Mikrokiip väärtustab ja kaitseb agressiivselt oma intellektuaalomandi õigusi. Katsed rikkuda Microchipi toote koodikaitsefunktsioone on rangelt keelatud ja võivad rikkuda Ameerika Ühendriikide autorikaitse seadust.
- Ei Microchip ega ükski teine pooljuhtide tootja ei saa garanteerida oma koodi turvalisust. Koodikaitse ei tähenda, et me garanteerime, et toode on purunematu.
Koodikaitse areneb pidevalt. Microchip on pühendunud oma toodete koodikaitsefunktsioonide pidevale täiustamisele.
Õiguslik teade
Seda väljaannet ja siin olevat teavet võib kasutada ainult Microchipi toodetega, sealhulgas Microchipi toodete kavandamiseks, testimiseks ja integreerimiseks teie rakendusega. Selle teabe kasutamine muul viisil rikub neid tingimusi. Teave seadme rakenduste kohta on esitatud ainult teie mugavuse huvides ja selle võivad asendada värskendused. Teie vastutate selle eest, et teie rakendus vastaks teie spetsifikatsioonidele. Täiendava toe saamiseks võtke ühendust kohaliku Microchipi müügiesindusega või hankige täiendavat tuge aadressil www.microchip.com/en-us/support/design-help/client-support-services.
SELLE TEABE ESITAB MIKROKIIP „NAGU ON”. MICROCHIP EI ANNA MINGI SELGITUSLIKU VÕI KAUDSE, KIRJALIKKU VÕI SUULI, KOHUSTUSLIKULT VÕI MUUL SELGITUSI EGA GARANTIID, MIS SEOTUD TEABEGA, KAASA, KUID MITTE PIIRATUD, KAUDSETE GARANTIIDEGA. SOBIVUS KONKREETSEKS EESMÄRGIKS VÕI SELLE SEISUKORDI, KVALITEEDI VÕI TOIMIVUSEGA SEOTUD GARANTIID.
MICROCHIP EI VASTUTA MISGIGI KAUDSE, ERILISE, KARISTUSLIKU, JUHUSLIKU VÕI JÄRGNIKKU KAOTUSE, KAHJUDE, KULU VÕI MINGI LIIGI KULUD EEST, ÜHTEGI MIS TAHES SEOTUD TEABE VÕI SELLE KASUTAMISEGA, ON TEAVITATUD VÕIMALUSEST VÕI ON KAHJUD ETTEAVATAVAD. SEADUSEGA LUBATUD TÄIELIKULT EI ÜLETA MICROCHIPI KOGUVASTUTUS KÕIGI NÕUETE KOHTA, MIS MILLAL MILLE MÕELIKULT SEOTUD TEABE VÕI SELLE KASUTAMISEGA.
Microchipi seadmete kasutamine elu toetavates ja/või ohutusrakendustes on täielikult ostja vastutusel ning ostja nõustub kaitsma, hüvitama ja kahjutuks hoidma Microchipi sellisest kasutamisest tulenevate kahjude, nõuete, hagide või kulude eest. Mikrokiibi intellektuaalomandi õiguste alusel ei edastata litsentse, ei kaudselt ega muul viisil, kui pole öeldud teisiti.
Kaubamärgid
Mikrokiibi nimi ja logo, Microchipi logo, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinklusMD, maXTouchty, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST logo, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron ja XMEGA on ettevõtte Microchip Technology Incorporated registreeritud kaubamärgid USA-s ja teistes riikides.
AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime ja ZL on ettevõtte Microchip Technology Incorporated USA-s registreeritud kaubamärgid.
Külgneva klahvi summutamine, AKS, digitaalajastu analoog, mis tahes kondensaator, AnyIn, AnyOut, laiendatud lülitus, BlueSky, BodyCom, Clockstudio, CodeGuard, krüptoautentimine, krüptoautomotive, krüptokaaslane, krüptokontroller, dünaamiline komplekt, APICDEM, ddds, ddds. , DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Kiipidevaheline ühenduvus, JitterBlocker, Nupp ekraanil, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, kõiketeadva koodi genereerimine, PICDEM, PICDEM.net,
PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX, RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher,
SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect ja ZENA on ettevõtte Microchip Technology Incorporated kaubamärgid
USA-s ja teistes riikides.
SQTP on ettevõtte Microchip Technology Incorporated teenusemärk USA-s
Adapteci logo, Frequency on Demand, Silicon Storage Technology ja Symmcom on ettevõtte Microchip Technology Inc. registreeritud kaubamärgid teistes riikides.
GestIC on ettevõtte Microchip Technology Inc. tütarettevõtte Microchip Technology Germany II GmbH & Co. KG registreeritud kaubamärk teistes riikides.
Kõik muud siin mainitud kaubamärgid on nende vastavate ettevõtete omand.
© 2023, Microchip Technology Incorporated ja selle tütarettevõtted. Kõik õigused kaitstud.
ISBN: 978-1-6683-3694-6
Kvaliteedijuhtimissüsteem
Microchipi kvaliteedijuhtimissüsteemide kohta teabe saamiseks külastage veebisaiti www.microchip.com/quality.
| AMEERIKA | AASIA/VAIKSE ookeani piirkond | AASIA/VAIKSE ookeani piirkond | EUROOPA |
| Ettevõtte kontor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Tehniline tugi: www.microchip.com/support Web Aadress: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Missioon Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faks: 905-695-2078 |
Austraalia – Sydney Tel: 61-2-9868-6733 Hiina – Peking Tel: 86-10-8569-7000 Hiina – Chengdu Tel: 86-28-8665-5511 Hiina – Chongqing Tel: 86-23-8980-9588 Hiina – Dongguan Tel: 86-769-8702-9880 Hiina – Guangzhou Tel: 86-20-8755-8029 Hiina – Hangzhou Tel: 86-571-8792-8115 Hiina – Hongkongi erihalduspiirkond Tel: 852-2943-5100 Hiina – Nanjing Tel: 86-25-8473-2460 Hiina – Qingdao Tel: 86-532-8502-7355 Hiina – Shanghai Tel: 86-21-3326-8000 Hiina – Shenyang Tel: 86-24-2334-2829 Hiina – Shenzhen Tel: 86-755-8864-2200 Hiina – Suzhou Tel: 86-186-6233-1526 Hiina – Wuhan Tel: 86-27-5980-5300 Hiina – Xian Tel: 86-29-8833-7252 Hiina – Xiamen Tel: 86-592-2388138 Hiina – Zhuhai Tel: 86-756-3210040 |
India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Jaapan – Osaka Tel: 81-6-6152-7160 Jaapan – Tokyo Tel: 81-3-6880-3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Soul Tel: 82-2-554-7200 Malaisia – Kuala Lumpur Tel: 60-3-7651-7906 Malaisia – Penang Tel: 60-4-227-8870 Filipiinid – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Tai – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100 |
Austria – Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Taani – Kopenhaagen Tel: 45-4485-5910 Faks: 45-4485-2829 Soome – Espoo Tel: 358-9-4520-820 Prantsusmaa – Pariis Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Saksamaa – Garching Tel: 49-8931-9700 Saksamaa – Haan Tel: 49-2129-3766400 Saksamaa – Heilbronn Tel: 49-7131-72400 Saksamaa – Karlsruhe Tel: 49-721-625370 Saksamaa – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Saksamaa – Rosenheim Tel: 49-8031-354-560 Iisrael – Ra'anana Tel: 972-9-744-7705 Itaalia – Milano Tel: 39-0331-742611 Faks: 39-0331-466781 Itaalia – Padova Tel: 39-049-7625286 Holland – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Norra – Trondheim Tel: 47-72884388 Poola – Varssavi Tel: 48-22-3325737 Rumeenia – Bukarest Tel: 40-21-407-87-50 Hispaania – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Rootsi – Götenberg Tel: 46-31-704-60-40 Rootsi – Stockholm Tel: 46-8-5090-4654 Ühendkuningriik – Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820 |
© 2023 Microchip Technology Inc. ja tema tütarettevõtted
DS50003627A –
Dokumendid / Ressursid
 |
MICROCHIP Libero SoC simulatsiooniteegi tarkvara [pdfKasutusjuhend DS50003627A, Libero SoC simulatsiooniteegi tarkvara, SoC simulatsiooniteegi tarkvara, simulatsiooniteegi tarkvara, raamatukogu tarkvara, tarkvara |
